第六步 · 互連

 

半導(dǎo)體的導(dǎo)電性處于導(dǎo)體與非導(dǎo)體（即絕緣體）之間，這種特性使我們能完全掌控電流。通過(guò)基于晶圓的光刻、刻蝕和沉積工藝可以構(gòu)建出晶體管等元件，但還需要將它們連接起來(lái)才能實(shí)現(xiàn)電力與信號(hào)的發(fā)送與接收。

 

金屬因其具有導(dǎo)電性而被用于電路互連。用于半導(dǎo)體的金屬需要滿足以下條件：

 

低電阻率：由于金屬電路需要傳遞電流，因此其中的金屬應(yīng)具有較低的電阻。

 

熱化學(xué)穩(wěn)定性：金屬互連過(guò)程中金屬材料的屬性必須保持不變。

 

高可靠性：隨著集成電路技術(shù)的發(fā)展，即便是少量金屬互連材料也必須具備足夠的耐用性。

 

制造成本：即使已經(jīng)滿足前面三個(gè)條件，材料成本過(guò)高的話也無(wú)法滿足批量生產(chǎn)的需要。

 

互連工藝主要使用鋁和銅這兩種物質(zhì)。

 

鋁互連工藝

 

 

鋁互連工藝始于鋁沉積、光刻膠應(yīng)用以及曝光與顯影，隨后通過(guò)刻蝕有選擇地去除任何多余的鋁和光刻膠，然后才能進(jìn)入氧化過(guò)程。前述步驟完成后再不斷重復(fù)光刻、刻蝕和沉積過(guò)程直至完成互連。

 

除了具有出色的導(dǎo)電性，鋁還具有容易光刻、刻蝕和沉積的特點(diǎn)。此外，它的成本較低，與氧化膜粘附的效果也比較好。其缺點(diǎn)是容易腐蝕且熔點(diǎn)較低。另外，為防止鋁與硅反應(yīng)導(dǎo)致連接問(wèn)題，還需要添加金屬沉積物將鋁與晶圓隔開(kāi)，這種沉積物被稱為“阻擋金屬”。

 

鋁電路是通過(guò)沉積形成的。晶圓進(jìn)入真空腔后，鋁顆粒形成的薄膜會(huì)附著在晶圓上。這一過(guò)程被稱為“氣相沉積 (VD) ”，包括化學(xué)氣相沉積和物理氣相沉積。

 

銅互連工藝

 

隨著半導(dǎo)體工藝精密度的提升以及器件尺寸的縮小，鋁電路的連接速度和電氣特性逐漸無(wú)法滿足要求，為此我們需要尋找滿足尺寸和成本兩方面要求的新導(dǎo)體。銅之所以能取代鋁的第一個(gè)原因就是其電阻更低，因此能實(shí)現(xiàn)更快的器件連接速度。其次銅的可靠性更高，因?yàn)樗蠕X更能抵抗電遷移，也就是電流流過(guò)金屬時(shí)發(fā)生的金屬離子運(yùn)動(dòng)。

 

 

但是，銅不容易形成化合物，因此很難將其氣化并從晶圓表面去除。針對(duì)這個(gè)問(wèn)題，我們不再去刻蝕銅，而是沉積和刻蝕介電材料，這樣就可以在需要的地方形成由溝道和通路孔組成的金屬線路圖形，之后再將銅填入前述“圖形”即可實(shí)現(xiàn)互連，而最后的填入過(guò)程被稱為“鑲嵌工藝”。

 

 

隨著銅原子不斷擴(kuò)散至電介質(zhì)，后者的絕緣性會(huì)降低并產(chǎn)生阻擋銅原子繼續(xù)擴(kuò)散的阻擋層。之后阻擋層上會(huì)形成很薄的銅種子層。到這一步之后就可以進(jìn)行電鍍，也就是用銅填充高深寬比的圖形。填充后多余的銅可以用金屬化學(xué)機(jī)械拋光 (CMP) 方法去除，完成后即可沉積氧化膜，多余的膜則用光刻和刻蝕工藝去除即可。前述整個(gè)過(guò)程需要不斷重復(fù)直至完成銅互連為止。

 

 

通過(guò)上述對(duì)比可以看出，銅互連和鋁互連的區(qū)別在于，多余的銅是通過(guò)金屬CMP而非刻蝕去除的。

 

第七步 · 測(cè)試

 

測(cè)試的主要目標(biāo)是檢驗(yàn)半導(dǎo)體芯片的質(zhì)量是否達(dá)到一定標(biāo)準(zhǔn)，從而消除不良產(chǎn)品、并提高芯片的可靠性。另外，經(jīng)測(cè)試有缺陷的產(chǎn)品不會(huì)進(jìn)入封裝步驟，有助于節(jié)省成本和時(shí)間。電子管芯分選 (EDS) 就是一種針對(duì)晶圓的測(cè)試方法。

 

EDS是一種檢驗(yàn)晶圓狀態(tài)中各芯片的電氣特性并由此提升半導(dǎo)體良率的工藝。EDS可分為五步，具體如下 ：

 

 

01 電氣參數(shù)監(jiān)控 (EPM)

 

EPM是半導(dǎo)體芯片測(cè)試的第一步。該步驟將對(duì)半導(dǎo)體集成電路需要用到的每個(gè)器件（包括晶體管、電容器和二極管）進(jìn)行測(cè)試，確保其電氣參數(shù)達(dá)標(biāo)。EPM的主要作用是提供測(cè)得的電氣特性數(shù)據(jù)，這些數(shù)據(jù)將被用于提高半導(dǎo)體制造工藝的效率和產(chǎn)品性能（并非檢測(cè)不良產(chǎn)品）。

 

02 晶圓老化測(cè)試

 

半導(dǎo)體不良率來(lái)自兩個(gè)方面，即制造缺陷的比率（早期較高）和之后整個(gè)生命周期發(fā)生缺陷的比率。晶圓老化測(cè)試是指將晶圓置于一定的溫度和AC/DC電壓下進(jìn)行測(cè)試，由此找出其中可能在早期發(fā)生缺陷的產(chǎn)品，也就是說(shuō)通過(guò)發(fā)現(xiàn)潛在缺陷來(lái)提升最終產(chǎn)品的可靠性。

 

03 檢測(cè)

 

老化測(cè)試完成后就需要用探針卡將半導(dǎo)體芯片連接到測(cè)試裝置，之后就可以對(duì)晶圓進(jìn)行溫度、速度和運(yùn)動(dòng)測(cè)試以檢驗(yàn)相關(guān)半導(dǎo)體功能。具體測(cè)試步驟的說(shuō)明請(qǐng)見(jiàn)表格。

 

 

04 修補(bǔ)

 

修補(bǔ)是最重要的測(cè)試步驟，因?yàn)槟承┎涣夹酒强梢孕迯?fù)的，只需替換掉其中存在問(wèn)題的元件即可。

 

05 點(diǎn)墨

 

未能通過(guò)電氣測(cè)試的芯片已經(jīng)在之前幾個(gè)步驟中被分揀出來(lái)，但還需要加上標(biāo)記才能區(qū)分它們。過(guò)去我們需要用特殊墨水標(biāo)記有缺陷的芯片，保證它們用肉眼即可識(shí)別，如今則是由系統(tǒng)根據(jù)測(cè)試數(shù)據(jù)值自動(dòng)進(jìn)行分揀。

 

第八步 · 封裝

 

經(jīng)過(guò)之前幾個(gè)工藝處理的晶圓上會(huì)形成大小相等的方形芯片（又稱“單個(gè)晶片”）。下面要做的就是通過(guò)切割獲得單獨(dú)的芯片。剛切割下來(lái)的芯片很脆弱且不能交換電信號(hào)，需要單獨(dú)進(jìn)行處理。這一處理過(guò)程就是封裝，包括在半導(dǎo)體芯片外部形成保護(hù)殼和讓它們能夠與外部交換電信號(hào)。整個(gè)封裝制程分為五步，即晶圓鋸切、單個(gè)晶片附著、互連、成型和封裝測(cè)試。

 

01 晶圓鋸切

 

 

要想從晶圓上切出無(wú)數(shù)致密排列的芯片，我們首先要仔細(xì)“研磨”晶圓的背面直至其厚度能夠滿足封裝工藝的需要。研磨后，我們就可以沿著晶圓上的劃片線進(jìn)行切割，直至將半導(dǎo)體芯片分離出來(lái)。

 

晶圓鋸切技術(shù)有三種：刀片切割、激光切割和等離子切割。刀片切割是指用金剛石刀片切割晶圓，這種方法容易產(chǎn)生摩擦熱和碎屑并因此損壞晶圓。激光切割的精度更高，能輕松處理厚度較薄或劃片線間距很小的晶圓。等離子切割采用等離子刻蝕的原理，因此即使劃片線間距非常小，這種技術(shù)同樣能適用。

 

02 單個(gè)晶片附著

 

所有芯片都從晶圓上分離后，我們需要將單獨(dú)的芯片（單個(gè)晶片）附著到基底（引線框架）上?；椎淖饔檬潜Ｗo(hù)半導(dǎo)體芯片并讓它們能與外部電路進(jìn)行電信號(hào)交換。附著芯片時(shí)可以使用液體或固體帶狀粘合劑。

 

03 互連

 

 

在將芯片附著到基底上之后，我們還需要連接二者的接觸點(diǎn)才能實(shí)現(xiàn)電信號(hào)交換。這一步可以使用的連接方法有兩種：使用細(xì)金屬線的引線鍵合和使用球形金塊或錫塊的倒裝芯片鍵合。引線鍵合屬于傳統(tǒng)方法，倒裝芯片鍵合技術(shù)可以加快半導(dǎo)體制造的速度。

 

04 成型

 

 

完成半導(dǎo)體芯片的連接后，需要利用成型工藝給芯片外部加一個(gè)包裝，以保護(hù)半導(dǎo)體集成電路不受溫度和濕度等外部條件影響。根據(jù)需要制成封裝模具后，我們要將半導(dǎo)體芯片和環(huán)氧模塑料 (EMC) 都放入模具中并進(jìn)行密封。密封之后的芯片就是最終形態(tài)了。

 

05 封裝測(cè)試

 

已經(jīng)具有最終形態(tài)的芯片還要通過(guò)最后的缺陷測(cè)試。進(jìn)入最終測(cè)試的全部是成品的半導(dǎo)體芯片。它們將被放入測(cè)試設(shè)備，設(shè)定不同的條件例如電壓、溫度和濕度等進(jìn)行電氣、功能和速度測(cè)試。這些測(cè)試的結(jié)果可以用來(lái)發(fā)現(xiàn)缺陷、提高產(chǎn)品質(zhì)量和生產(chǎn)效率。

 

封裝技術(shù)的演變

 

隨著芯片體積的減少和性能要求的提升，封裝在過(guò)去數(shù)年間已經(jīng)歷了多次技術(shù)革新。面向未來(lái)的一些封裝技術(shù)和方案包括將沉積用于傳統(tǒng)后道工藝，例如晶圓級(jí)封裝(WLP)、凸塊工藝和重布線層 (RDL) 技術(shù)，以及用于前道晶圓制造的的刻蝕和清潔技術(shù)。

 

下面我們介紹一些基于泛林集團(tuán)開(kāi)發(fā)的先進(jìn)封裝解決方案。

 

什么是先進(jìn)封裝？

 

傳統(tǒng)封裝需要將每個(gè)芯片都從晶圓中切割出來(lái)并放入模具中。晶圓級(jí)封裝(WLP)則是先進(jìn)封裝技術(shù)的一種, 是指直接封裝仍在晶圓上的芯片。WLP的流程是先封裝測(cè)試，然后一次性將所有已成型的芯片從晶圓上分離出來(lái)。與傳統(tǒng)封裝相比，WLP的優(yōu)勢(shì)在于更低的生產(chǎn)成本。

 

 

先進(jìn)封裝可劃分為2D封裝、2.5D封裝和3D封裝。

 

 

更小的2D封裝

 

如前所述，封裝工藝的主要用途包括將半導(dǎo)體芯片的信號(hào)發(fā)送到外部，而在晶圓上形成的凸塊就是發(fā)送輸入/輸出信號(hào)的接觸點(diǎn)。這些凸塊分為扇入型(fan-in) 和扇出型 (fan-out) 兩種，前者的扇形在芯片內(nèi)部，后者的扇形則要超出芯片范圍。我們將輸入/輸出信號(hào)稱為I/O（輸入/輸出），輸入/輸出數(shù)量稱為I/O計(jì)數(shù)。I/O計(jì)數(shù)是確定封裝方法的重要依據(jù)。如果I/O計(jì)數(shù)低就采用扇入封裝工藝。由于封裝后芯片尺寸變化不大，因此這種過(guò)程又被稱為芯片級(jí)封裝 (CSP) 或晶圓級(jí)芯片尺寸封裝 (WLCSP)。如果I/O計(jì)數(shù)較高，則通常要采用扇出型封裝工藝，且除凸塊外還需要重布線層 (RDL) 才能實(shí)現(xiàn)信號(hào)發(fā)送。這就是“扇出型晶圓級(jí)封裝 (FOWLP)”。

 

2.5D 封裝

 

2.5D封裝技術(shù)可以將兩種或更多類型的芯片放入單個(gè)封裝，同時(shí)讓信號(hào)橫向傳送，這樣可以提升封裝的尺寸和性能。最廣泛使用的2.5D封裝方法是通過(guò)硅中介層將內(nèi)存和邏輯芯片放入單個(gè)封裝。2.5D封裝需要硅通孔 (TSV)、微型凸塊和小間距RDL等核心技術(shù)。

 

 

3D 封裝

 

3D封裝技術(shù)可以將兩種或更多類型的芯片放入單個(gè)封裝，同時(shí)讓信號(hào)縱向傳送。這種技術(shù)適用于更小和I/O計(jì)數(shù)更高的半導(dǎo)體芯片。TSV可用于I/O計(jì)數(shù)高的芯片，引線鍵合可用于I/O計(jì)數(shù)低的芯片，并最終形成芯片垂直排列的信號(hào)系統(tǒng)。3D封裝需要的核心技術(shù)包括TSV和微型凸塊技術(shù)。

 

 

泛林集團(tuán)能夠提供上述工藝所需的核心方案，包括硅刻蝕、金屬擴(kuò)散阻擋層、鍍銅和清洗技術(shù)，以及構(gòu)建微型凸塊和微型RDL所需的電鍍、清洗和濕刻蝕方案。

 

至此，半導(dǎo)體產(chǎn)品制造的八個(gè)步驟“晶圓加工-氧化-光刻-刻蝕-薄膜沉積-互連-測(cè)試-封裝”已全部介紹完畢，從“沙粒”蛻變到“芯片”，半導(dǎo)體科技正在上演現(xiàn)實(shí)版“點(diǎn)石成金”。

 

來(lái)源：泛林半導(dǎo)體設(shè)備技術(shù)

 

 

免責(zé)聲明：本文為轉(zhuǎn)載文章，轉(zhuǎn)載此文目的在于傳遞更多信息，版權(quán)歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權(quán)問(wèn)題，請(qǐng)聯(lián)系小編進(jìn)行處理。

 

推薦閱讀：