項(xiàng)目名稱: 基于FPGA的高速采樣顯示電路的實(shí)現(xiàn)

主要內(nèi)容：通過對(duì)被測信號(hào)的實(shí)時(shí)采樣，利用等效采樣原理，可以將采樣率為1MHz等效為200MHz，提高了被測信號(hào)的最高頻率，具有成本低，性能可靠，便易升級(jí)的特點(diǎn)。

 

 

（1）200MHz脈沖產(chǎn)生電路

直接產(chǎn)生的方波信號(hào)，電路復(fù)雜，易受外界干擾，性能指標(biāo)較差，制作難度較大。我們利用晶振產(chǎn)生20MHz方波信號(hào)，利用FPGA內(nèi)部鎖相環(huán)電路將其倍頻到200MHz，電路簡單，可靠性高，性能指標(biāo)好。

 

（2） 多周期測量技術(shù)

利用傳統(tǒng)的測周期方法，測量計(jì)數(shù)誤差為±1。我們利用增加被測信號(hào)周期整倍數(shù)來減少測量誤差，測量誤差為原來的1/10n  。

 

（3） 等效采樣算法

首先對(duì)輸入的模擬信號(hào)進(jìn)行整形，在過零點(diǎn)處產(chǎn)生脈沖，利用相鄰兩個(gè)過零點(diǎn)脈沖對(duì)周期為5ns的周期序列進(jìn)行計(jì)數(shù)（計(jì)數(shù)值為N），由此可產(chǎn)生對(duì)被測信號(hào)周期的測量，測量誤差不大于5ns。利用等效采樣原理，（T采樣＝mT信號(hào)+△t）, △t=1/200MHZ=5ns, 由于最高實(shí)時(shí)采樣率為信號(hào)最高頻率的十分之一，應(yīng)取m>=10，故等效采樣周期=10*N△t+△t從而完成200mSaPS的等效速率。

 

 

根據(jù)液晶顯示原理，液晶屏上的每一個(gè)點(diǎn)對(duì)應(yīng)著顯示緩沖存儲(chǔ)器的一個(gè)bit,通過一定的算法，將顯示緩存的某一bit 置1，就可將被測信號(hào)顯示出來。

 

4.控制模式選擇

 

控制電路可采用中大規(guī)模的集成電路來構(gòu)成，但結(jié)構(gòu)復(fù)雜，移置性差，在此我們選擇VHDL語言，通過編程，完成整個(gè)電路的控制。

 

 

方案基本功能框圖如圖1所示。

 

圖1.方案基本功能框圖

 

將輸入的模擬信號(hào)分成2路，一路經(jīng)ADC輸入FPGA 芯片 ，另一路經(jīng)斯密特電路輸入給FPGA 。FPGA外接20MHz的晶振，通過FPGA 內(nèi)部的鎖相環(huán)倍頻至200MHz，即周期為5ns的方波信號(hào)。用此方波信號(hào)作為時(shí)間基準(zhǔn)，對(duì)經(jīng)斯密特電路輸入信號(hào)的周期進(jìn)行測量，得到被測信號(hào)周期=N*5ns，則等效采樣的時(shí)間間隔=m*（N*5ns）+5ns。根據(jù)等效采樣原理，此時(shí)的采樣率相當(dāng)于1/5ns=200MHz，利用LCD顯示技術(shù)，可以看到此效果。

 

 

接口：信號(hào)輸入的同軸電纜接口。

輸出：FPGA開發(fā)芯片的輸入輸出引腳（至少10根引線）。

所需要的目標(biāo)FPGA開發(fā)平臺(tái)：ISE 9.0

 

 

在本方案中需要研制模數(shù)轉(zhuǎn)換模塊和LCD顯示接口模塊。若選用初級(jí)板Spartan-3E，則無須制作模數(shù)轉(zhuǎn)換模塊。否則，自行開發(fā)這些模塊。

 

 

等效采樣速率要達(dá)到200MHz。利用等效采樣原理，（T采樣＝mT信號(hào)+△t）, △t=1/200MHz=5ns, 若被測信號(hào)的最高頻率為10MHz，應(yīng)取m>=10，故等效采樣周期=10*N△t+△t，從而完成200MSaPS的等效速率。

 

 

1.設(shè)計(jì)輸入輸出功能子板
 

（1）ADC板。將模擬信號(hào)通過8位或12位模數(shù)轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號(hào)，輸入信號(hào)幅度1V，最好截止頻率10MHz ，采樣頻率為1MHz，輸出數(shù)字信號(hào)高電平為3.3V。自行研發(fā)。

 

（2）LCD

規(guī)格： 320x240。購買成品。

穩(wěn)壓電源，液晶顯示屏。

 

 

ISE9.0綜合開發(fā)環(huán)境。