大家對(duì)DDR相關(guān)文章熱情很高，主要是這些文章寫的接地氣，看來接地氣的文章還是很受歡迎的。作為一個(gè)從工程角度接觸DDR的攻城獅，相對(duì)于DDR領(lǐng)域的龐大知識(shí)體系，我們更關(guān)注的是DDR的應(yīng)用。為了不辜負(fù)大家的期待，我將繼續(xù)給大家分享DDR相關(guān)知識(shí)的一些心得體會(huì)，將那些冰冷的設(shè)計(jì)規(guī)范用自己理解的方式表達(dá)出來，供大家參考。

好了，進(jìn)入正題，這次要談到的話題是DDR的線長匹配，這個(gè)大家再熟悉不過了。回顧一下，總體原則是：地址，控制/命令信號(hào)與時(shí)鐘做等長。DQ/DM信號(hào)與DQS做等長。為啥要做等長？大家會(huì)說是要讓同組信號(hào)同時(shí)到達(dá)接收端，好讓接收芯片能夠同時(shí)處理這些信號(hào)。那么，時(shí)鐘信號(hào)和地址同時(shí)到達(dá)接收端，波形的對(duì)應(yīng)關(guān)系是什么樣的呢？我們通過仿真來看一下具體波形。

建立如下通道，分別模擬DDR3的地址信號(hào)與時(shí)鐘信號(hào)。 為方便計(jì)算，我們假設(shè)DDR的時(shí)鐘頻率為500MHz，這樣對(duì)應(yīng)的地址信號(hào)的速率就應(yīng)該是500Mbps，這里大家應(yīng)該明白，雖然DDR是雙倍速率，那是指數(shù)據(jù)信號(hào)，對(duì)于地址/控制信號(hào)來說，依然是單倍速率的，我們?cè)诜抡鏁r(shí)，地址/命令信號(hào)與數(shù)據(jù)信號(hào)的速率也是應(yīng)該分開設(shè)置的，大家在設(shè)置信號(hào)速率時(shí)應(yīng)該注意。下面來看看波形，在地址與時(shí)鐘完全等長的情況下，地址與數(shù)據(jù)端的接收波形如下圖2：紅色代表地址信號(hào)，藍(lán)色代表時(shí)鐘信號(hào)。
上面的波形我們似乎看不出時(shí)鐘與地址之間的時(shí)序關(guān)系是什么樣的，我們把它放在眼圖中，時(shí)序關(guān)系就很明確了。這里粗略的計(jì)算下建立時(shí)間與保持時(shí)間。如下圖
由上圖3.我們可以知道，該地址信號(hào)的建立時(shí)間大約為983ps，保持時(shí)間為1ns。這是在時(shí)鐘與地址信號(hào)完全等長情況下的波形。如果地址與時(shí)鐘不等長，信號(hào)又是什么樣的呢？仿真中，我們讓地址線比時(shí)鐘線慢200ps，得到的波形與眼圖如下：
由上圖可知，在地址信號(hào)比時(shí)鐘信號(hào)長的情況下，保持時(shí)間為780ps，建立時(shí)間為1.2ns。可見，相對(duì)于地址線與時(shí)鐘線等長來說，地址線比時(shí)鐘線長會(huì)使地址信號(hào)的建立時(shí)間更短。同理，如果時(shí)鐘線比地址線長，則建立時(shí)間會(huì)變長，而保持時(shí)間會(huì)變短。

需要說明的是，這里的建立時(shí)間與保持時(shí)間只是粗略的估算，實(shí)際規(guī)范中定義的建立時(shí)間與保持時(shí)間要比這個(gè)復(fù)雜。我們的總體目標(biāo)就是要使DDR的建立時(shí)間與保持時(shí)間保持足夠的裕量，只有這樣，數(shù)據(jù)才能夠順利的被讀取或者寫入。讀到這里，我想小伙伴們已經(jīng)對(duì)線長匹配與時(shí)序之間的關(guān)系有了更具體的認(rèn)識(shí)。那么，雙沿采樣的DQS與DQ之間的關(guān)系又具體是什么樣的呢？我們將在下篇文章中具體介紹，敬請(qǐng)期待。