【導(dǎo)讀】你知道如何處理實(shí)際布線中的一些理論沖突的問題嗎？如何解決高速信號的手工布線和自動布線之間的矛盾？信號層的空白區(qū)域可以敷銅，而多個(gè)信號層的敷銅在接地和接電源上應(yīng)如何分配？
1如何處理實(shí)際布線中的一些理論沖突的問題？
基本上，將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat)，還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號，必須滿足loop gain與phase的規(guī)范。而這模擬信號的振蕩規(guī)范很容易受到干擾，即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠(yuǎn)，地平面上的噪聲也會影響正反饋振蕩電路。所以，一定要將晶振和芯片的距離進(jìn)可能靠近。
確實(shí)高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或 ferrite bead，不能造成信號的一些電氣特性不符合規(guī)范。所以，最好先用安排走線和PCB迭層的技巧來解決或減少EMI的問題，如高速信號走內(nèi)層。最后才用電阻電容或ferrite bead的方式，以降低對信號的傷害。
2如何解決高速信號的手工布線和自動布線之間的矛盾？
現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)計(jì)者的想法。
另外，手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。例如，走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。所以，選擇一個(gè)繞線引擎能力強(qiáng)的布線器，才是解決之道。
3在高速PCB設(shè)計(jì)中，信號層的空白區(qū)域可以敷銅，而多個(gè)信號層的敷銅在接地和接電源上應(yīng)如何分配？
一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時(shí)要注意敷銅與信號線的距離， 因?yàn)樗蟮你~會降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在 dual strip line 的結(jié)構(gòu)時(shí)。
4是否可以把電源平面上面的信號線使用微帶線模型計(jì)算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計(jì)算？
是的，在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四層板：頂層-電源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
5在高密度印制板上通過軟件自動產(chǎn)生測試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測試要求嗎？
一般軟件自動產(chǎn)生測試點(diǎn)是否滿足測試需求必須看對加測試點(diǎn)的規(guī)范是否符合測試機(jī)具的要求。另外，如果走線太密且加測試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動對每段線都加上測試點(diǎn)。當(dāng)然，需要手動補(bǔ)齊所要測試的地方。
6添加測試點(diǎn)會不會影響高速信號的質(zhì)量？
至于會不會影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定?；旧贤饧拥臏y試點(diǎn)，不用在線既有的穿孔(via or DIP pin)當(dāng)測試點(diǎn)?？赡芗釉谠诰€或是從在線拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者則是多了一段分支。
這兩個(gè)情況都會對高速信號多多少少會有點(diǎn)影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點(diǎn)越小越好(當(dāng)然還要滿足測試機(jī)具的要求)分支越短越好。
7若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？
各個(gè)PCB板子相互連接之間的信號或電源在動作時(shí)，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子(此為Kirchoffcurrent law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。
另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對其它較敏感信號的影響。
8適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？
選擇PCB與外殼接地點(diǎn)選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returningcurrent)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。
9電路板DEBUG應(yīng)從那幾個(gè)方面著手？
就數(shù)字電路而言，首先先依序確定三件事情：
確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需，有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范;
確認(rèn)所有時(shí)鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題;
確認(rèn) reset 信號是否達(dá)到規(guī)范要求。
這些都正常的話，芯片應(yīng)該要發(fā)出第一個(gè)周期(cycle)的信號。接下來依照系統(tǒng)運(yùn)作原理與bus protocol來DEBUG。
10
在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗無法降低。
那么，在高速(>100MHz)高密度PCB設(shè)計(jì)中有何技巧？
在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalkinterference)確實(shí)是要特別注意的，因?yàn)樗鼘r(shí)序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：
控制走線特性阻抗的連續(xù)與匹配。走線間距的大小。一般常看到的間距為兩倍線寬?？梢酝高^仿真來知道走線間距對時(shí)序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。
選擇適當(dāng)?shù)亩私臃绞?。避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。
利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。
