【導讀】晶振輸出串電阻就來自于最小化設計，對于數(shù)字電路里最重要的時鐘源部分，應該特別注意保證信號完整性，最小化設計中晶振外圍電路除了電阻還要有一些其他器件。
晶振輸出串電阻就來自于最小化設計，對于數(shù)字電路里最重要的時鐘源部分，應該特別注意保證信號完整性，最小化設計中晶振外圍電路除了電阻還要有一些其他器件。
上圖中不僅考慮阻抗匹配，同時考慮電平匹配。L7為磁珠。
串電阻是為了減小反射波，避免反射波疊加引起過沖。有時，不同批次的板子特性不一樣，留個電阻位置便于調整板子狀態(tài)到最佳。如無必要串電阻，就用0歐電阻連接。反射波在大部分電路里有害，但PCI卻恰恰利用了反射波形成有效信號。
一、減少諧波，有源晶體輸出的是方波，這將引起諧波干擾，尤其是阻抗嚴重不匹配的情況下，加上電阻后，該電阻將與輸入電容構成RC積分平滑電路，將方波轉換為近似正弦波，雖然信號的完整性受到一定影響，但由于該信號還要經(jīng)過后級放大、整形后才作為時鐘信號，因此，性能并不受影響，該電阻的大小需要根據(jù)輸入端的阻抗、輸入等效電容，有源晶體的輸出阻抗等因素選擇。
二、阻抗匹配，減小回波干擾及導致的信號過沖。我們知道，只要阻抗不匹配，都會產(chǎn)生信號反射，即回波，有源晶體的輸出阻抗通常都很低，一般在幾百歐以下，而信號源的輸入端在芯片內部結構上通常是運放的輸入端，由芯片的內部電路與外部的無源石英晶體構成諧振電路(使用有源晶體后就不需要這個晶體了)，這個運放的輸出阻抗都在兆歐以上。
源端串接和接收端并接的匹配方式是不一樣的。
反射系數(shù)，即
X=(Z2-Z1)/(Z1+Z2)
Z1和Z2分別為傳輸線阻抗失配分界面前后的瞬時阻抗。
那么這就有3種情況
1.Z1=Z2，即阻抗相等，X=0，即沒有反射
2.Z2=無窮大，X=1，即完全正反射，很多接收端的情況
3.Z2=0，X=-1，即完全負反射，末端短路了，接地了，阻抗為0，反射信號即可以理解為返回路徑上的回流
源端串聯(lián)電阻R，和驅動端的源電阻R0，串聯(lián)后的總電阻R+R0，總電阻值等于或者最接近傳輸線阻抗Z。那么這時候信號分壓，真正進入傳輸線上傳播的只有源信號電壓的一半，到接收端時，由于接收端阻抗為無窮大，發(fā)生反射，反射系數(shù)為1，傳輸系數(shù)Y=2，即進入接收端的信號又等于驅動端的信號了。而返回源端的信號因為阻抗沒有變化，到源端時被源電阻和串聯(lián)匹配電阻吸收了，不再發(fā)生反射，這是理想情況。
單一網(wǎng)絡SI的主要問題就是反射，但是這又是一個比較大的話題，牽涉到阻抗匹配，拓撲結構，端接等等，所以想說的比較透徹似乎不太容易，盡量吧
一.反射產(chǎn)生原理
先來看上面的圖，信號在傳輸線中傳輸，從Z1到Z2的過程中，阻抗發(fā)生變化，部分信號將沿著與原傳播方向相反的方向反射，而另一部分將繼續(xù)傳播，但幅度有所改變。將瞬時阻抗發(fā)生改變的地方稱為阻抗突變，反射信號的大小由瞬時阻抗的突變程度確定，在理論分析中，我們用反射系數(shù)來表示
兩個區(qū)域的阻抗差異越大，反射信號強度就越大。例如，如果1V信號沿特性阻抗=50W的線網(wǎng)傳播，受到的瞬時阻抗=50W，當它進入特性阻抗為75W的區(qū)域時，反射系數(shù)為(75-50)/(75+50)= 20%，反射電壓為20%×1V= 0.2V
我們可以從理論上對上面的公式進行推導，但此處不再贅述，有興趣的話可以參考相關資料
在實際的工程中，反射不可能完全消除，SI工程師所要做的就是盡量減少反射對信號的影響，反射的根源是阻抗不匹配，所以減小反射最有效的途徑就是端接，端接方法的選擇，終端電阻的選取，都對。
根據(jù)反射系數(shù)的公式，我們可以得出三種最典型的情況：開路，短路，匹配
1.Z1=Z2，即阻抗相等，ρ=0，即沒有反射
2.Z2=無窮大，ρ=1，即完全正反射，這意味這在開路短產(chǎn)生與入射波大小相同，方向相反，返回源端的反射波，如果測量開路端得電壓，將得到兩個電壓之和
3.Z2=0，ρ=-1，即完全負反射，末端短路了，接地了，阻抗為0，反射信號即可以理解為返回路徑上的回流
二.反彈圖
反射理論里面最重要的莫過于Lattice Diagrams，也就是我們說的反彈圖，有些資料也叫網(wǎng)格圖
我們知道，當信號在傳輸線終端的阻抗不連續(xù)點被反射時，信號的一部分將反射回源頭。當反射信號到達源頭時，若源頭端阻抗不等于傳輸線阻抗就將產(chǎn)生二次反射。接著，若傳輸線的兩端都存在阻抗不連續(xù)，信號將在驅動線路和接收線路之間來回反射，直到最后達到直流穩(wěn)態(tài)。
下面，我們來分析這種情況。如果已知驅動器的源電壓、傳輸線時延TD、信號沿途各區(qū)域的阻抗，就可以計算出每個交界面的反射，并計算出每一點的實時電壓。
例如，已知源電壓是1V，內阻是10Ω，則實際進入時延為1ns 50Ω傳輸線的電壓是1V×50/(10+50)＝0.84V。這個0.84V信號就是沿傳輸線傳播的初始入射電壓。
1ns后在線末端，假設傳輸線末端開路，反射系數(shù)為1，開路端的總電壓為兩個波之和，即0.84V+0.84V＝1.68V。
再經(jīng)過1ns后，0.84V反射波到達源端，又一次遇到阻抗突變。源端的反射系數(shù)是(10 - 50)/(10+50)＝- 0.67，這時將有0.84V×(-0.67)＝-0.56V反射回線遠端。
這個新產(chǎn)生的波在遠端又會被反射，即-0.56V電壓將被反射。這樣，線遠端開路處將同時有四個波存在：從一次行波中得到2×0.84 V＝1.68 V，從二次反射中得到的2×(-0.56)＝-1.12 V，故總電壓為0.56 V。
-0.56V信號到達源端后仍然會再次反射，反射電壓是+0.38 V。在遠端新的時刻，總電壓0.56V + 0.38V + 0.38V＝1.32V
把上面的計算用圖形來表示的話，就得到了我們所說的反彈圖
時域信號波形的表現(xiàn)如下圖：
圖中有兩個重要的特性：
1. 遠端的電壓最終逼近源電壓1V，因為該電路是開路的。這是一個必然的結果——源電壓最終是加在開路上。
2.開路處的實際電壓有時大于源電壓。源電壓僅1V，然而遠端測得的最大電壓是1.68V。高出的電壓是由于傳輸線分布參數(shù)L、C諧振產(chǎn)生的。
三.反射什么時候發(fā)生
那么，反射什么時候發(fā)生呢？這的確是一個值得探討的問題，前面，我們提過，反射由阻抗突變而起，而且阻抗改變的長度也有關系，下面我們通過簡單的仿真來驗證下這個問題
首先，我們在SigXplorer中搭建一個簡易的Point-Point拓撲結構，開始時對驅動端的源電阻不得而知，使用理想傳輸線，特征阻抗為50ohm，傳輸延時為0.1ns，未加任何阻抗匹配元件，仿真頻率選擇50Mhz
仿真波形如下，可以看到，在驅動端和接收端都有比較大的振鈴
從上面的仿真結果看，源端內阻抗和傳輸線阻抗不匹配的確造成的反射，產(chǎn)生了過沖并生成了振鈴，這時我們就猜想這一切的產(chǎn)生是否和傳輸線的長度有關系呢？下面修改傳輸線延時為0.01ns
這時候會發(fā)現(xiàn)剛才的振鈴和過沖都消失了
仿真頻率仍然為50Mhz，看下仿真波形，驚訝地看到那些毛刺不見了，接收端和驅動端的波形接近重合，似乎沒有發(fā)生一點變形。到這里有人也許會下這樣的結論，傳輸線足夠短的時候，就不發(fā)生反射了。那么，到底多短的時候才會沒有反射呢？這里直接引用Eric博士的研究結果：
當TD<上升邊的20%時，振鈴可以忽略，傳輸線不需要匹配(即線較短的電小尺寸時)
在 FR4中(前提)，信號傳播速度大約為6in/ns。如果上升邊是1ns，終端沒有匹配的傳輸線最大允許長度約為6 in/ns×0.2ns＝1.2 in。
一個易記的經(jīng)驗法則是：為避免信號完整性出問題，沒有終端匹配的FR4傳輸線最大容許長度約為：
其中：Lenmax 沒有終端匹配的傳輸線最大允許長度，單位in
RT 信號上升邊，單位ns
經(jīng)驗法則：沒有終端匹配的傳輸線最大允許長度的英寸(inch)值等于信號上升邊的納秒(ns)值。
也就是說，如果上升時間是1 ns,則沒有終端端接的傳輸線的最大長度約為1 in,如果上升時間為0.1 ns,則最大長度為0.1 in.
上面的經(jīng)驗公式是一個非常有用的經(jīng)驗公式，它可以用于各種不同的情況中，比如阻抗突變的長度，比如短樁線的長度對反射的影響
比如在實際的Layout中，我們希望所有傳輸線的阻抗是一樣的，但是有時候傳輸線經(jīng)過BGA的時候，不可避免的需要改變線寬，所以阻抗也跟著就改變了，那么阻抗的改變對信號的影響如何呢，繼續(xù)看仿真結果
可以看到，當突變的阻抗(TL3)大于特性阻抗時，信號會有一個向上的過沖，當突變的阻抗小于特性阻抗時，信號會有一個向下的過沖, 那么，按照上面的分析，是不是如果TL3長度足夠短時，反射就可以消除呢，答案是肯定的
上面的圖為傳輸線上有25Ω短突變時的反射信號和傳輸信號。如果突變段的時延小于信號上升邊20%，就不會造成問題，從而，得到了與前面相同的經(jīng)驗法則，即可允許的阻抗突變最大長度為
經(jīng)驗法則：突變段的長度(in)應小于信號上升邊(ns)，此時可以忽略突變的影響。
同樣，可以得到短樁線的最小長度也滿足這個經(jīng)驗公式
三.點對點拓撲的端接策略
上面雖然分析了阻抗突變傳輸線長度足夠短的時候，反射可以消除，但是在現(xiàn)在的設計中，幾乎所有互連線的長度都大于這個值，所以能至少在一端消除反射，就可以減小振鈴噪聲
上圖是幾種常用的端接方式，第一種源端串聯(lián)端接是最常用的方法，下面來仿真一下
因為大部分時候，我們并不知道Source 芯片內部的內阻，所以，串聯(lián)電阻的值也只能通過仿真或者嘗試的辦法得到，如上圖，我們設置R2的值為0~80 Ohm，步進為20，可以得到下面的波形，過沖最高的為0ohm, 而40ohm 的波形（藍色）是最接近理想情況的。
但是加入電阻以后呢，從TL1看進去，入射電壓就等于由R2分壓的電壓，如果完美匹配的話，就是原電壓的1/2, 通過波形來看一下，R2.2 端得波形如下圖灰色的信號所示，它在一定的時間內有一個臺階，幅度為原電壓的一半，持續(xù)時間為2倍的傳輸延時，這也就是為什么在實際的測試中，在輸出端測出的波形經(jīng)常會有一個臺階的原因
簡易阻抗匹配方法
在高速的設計中，阻抗的匹配與否關系到信號的質量優(yōu)劣。阻抗匹配的技術可以說是豐富多樣，在此只對幾種簡單常用的端接方法進行介紹。為什么要進行阻抗匹配呢？無外乎幾種原因，如減少反射、控制信號邊沿速率、減少信號波動、一些電平信號本身需要等等。
端接阻抗匹配一般有5種方法：
1.源端串聯(lián)匹配，
2.終端并聯(lián)匹配，
3.戴維南匹配，
4.RC網(wǎng)絡匹配，
5.二極管匹配。
1.串聯(lián)端接匹配：
一般多在源端使用，Rs（串聯(lián)電阻） = Z0（傳輸線的特性阻抗）- R0(源阻抗）。例如：若R0為22,Z0為55Ω，則Rs應為33Ω。
優(yōu)點：
①器件單一；
②抑制振鈴，減少過沖；
③適用于集總線型負載和單一負載；
④增強信號完整性，產(chǎn)生更小EMI。
缺點：
①當TTL,CMOS器件出現(xiàn)在相同網(wǎng)絡時，串聯(lián)匹配不是最佳選擇；
②分布式負載不是適用，因為在走線路徑的中間，電壓僅是源電壓的一半；
③接收端的反相反射仍然存在；
④影響信號上升時間并增加信號延時。
2.并聯(lián)端接匹配：
此Rt電阻值必須等于傳輸線所要求的電阻值，電阻的一端接信號，一端接地或電源。簡單的終端并聯(lián)匹配一般不用于TTL,COMS電路，因為在高邏輯狀態(tài)時，此方法需要較大的驅動電流。
優(yōu)點：
①器件單一；
②適用于分布式負載；
③反射幾乎可以完全消除；
④電阻阻值易于選擇。
缺點：
①此電阻需要驅動源端的電流驅動，增加系統(tǒng)電路的功耗；
②降低噪聲容限。
此電阻值必須等于傳輸線所要求的電阻值。電阻的一端接信號，一端接地。簡單的終端并聯(lián)匹配一般不用于TTL,COMS電路，因為他們無法提供強大的輸出電流。
3.戴維南端接匹配：
一個電阻上拉，一個電阻下拉，通常采用 R1/R2 = 220/330的比值。戴維南等效阻抗必須等于走線的特性阻抗。對于大多數(shù)設計R1>R2,否則TTL/COMS電路將無法工作。
優(yōu)點：
①適用于分布式負載；
②完全吸收發(fā)送波，消除反射。
缺點：
①增加系統(tǒng)電路的功耗；
②降低噪聲容限；
③使用兩個電阻，增加布局、布線難度；
④電阻值不易于選擇。
4.RC網(wǎng)絡匹配：
電阻與電容相連，電阻另一端接信號，電容另一端接地。電阻應等于走線特性阻抗，容值通常較?。?0pF-600pF）。對差分信號只需三個原件，兩個電阻加一個電容。
優(yōu)點：
①適用于分布式及總線型負載；
②完全吸收發(fā)送波，消除反射；
③具有很低的直流功率損耗。
缺點：
①會降低高速信號的速率，增加信號延時；
②RC電路的時間常數(shù)會導致電路中存在反射；
③對于高頻、高速短路要慎用；
④使用兩個器件，增加布局、布線難度。
5.二極管端接匹配：
此端接常用于差分或成對網(wǎng)絡，二極管常用于限制走線過程的過沖。
優(yōu)點：
①預防輸入端的過沖。
缺點：
①不能減少反射。
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