圖 2 所示是在頻域的表現(xiàn)形式，從圖中可以看出，頻率高于 f ≥ fs/2 的信號被鏡像到 fs/2。為了避免這種現(xiàn)象，必須保證信號中沒有更高的頻率成份。因此，我們必須了解信號的最高頻率，采樣頻率需要高于這個(gè)頻率的兩倍。一種最原始的考慮是從數(shù)字域解決這個(gè)問題，但這顯然是不可取的，因?yàn)橐坏┩瓿尚盘柌蓸?，有些信號混疊到所感興趣的頻段，則無法從信號中移除這些頻率成份。抗混疊濾波必須在模擬域進(jìn)行，即在信號采樣之前。

 

 

圖 2. 頻域中的混疊現(xiàn)象，欠采樣信號鏡像到 fs/2。

 

下一步 — 設(shè)計(jì)抗混疊濾波器。設(shè)計(jì)抗混疊濾波器需要首先確定所希望的濾波特性(截止頻率、過渡帶衰減等)，然后選擇能夠滿足應(yīng)用需求的最佳濾波方案(有時(shí)稱為濾波器類型)。一般情況下，采用過采樣、而且過采樣頻率越高，濾波器設(shè)計(jì)越容易。但是，過采樣需要更高速率的 ADC，成本也越高。

 

例如，過采樣因子為 8 時(shí)，采樣頻率是最高信號頻率的八倍。這在 ADC 成本和濾波器復(fù)雜度方面達(dá)到了一個(gè)較好的折衷。假設(shè) ADC 分辨率為 14 位，能夠提供 80dB 的信噪比(SNR)。采用一半的采樣率(這里為信號頻率的 4 倍)時(shí)，低通濾波器需要提供 80dB 的衰減，以確保所有雜散信號經(jīng)過足夠的衰減，不會出現(xiàn)在采樣后的信號中。這意味著在過渡帶內(nèi)需要提供每倍頻程 40dB 的衰減，需要高階濾波器達(dá)到這一設(shè)計(jì)要求。7 階巴特沃斯濾波器能夠滿足上述要求，但對于具體應(yīng)用并非最佳選擇?？舍槍Σ煌膽?yīng)用選擇不同的濾波器類型，圖 3 所示為巴特沃斯濾波器、切比雪夫?yàn)V波器和橢圓濾波器的頻響特性。從圖中可以看出，它們具有不同的通帶、過渡帶特性。橢圓濾波器與巴特沃斯濾波器相比，橢圓濾波器的過渡帶更陡峭，但其相頻特性較差。應(yīng)根據(jù)具體應(yīng)用選擇濾波器類型，對于普通的數(shù)據(jù)采集系統(tǒng)，可以選用巴特沃斯濾波器(或貝塞爾濾波器)，如果對相位精度要求不高的話，也可以選擇切比雪夫、甚至橢圓濾波器。

 

 

圖 3. 不同濾波器頻率響應(yīng)的比較

 

通用的 A/D 轉(zhuǎn)換器有：用于中等速率的 SAR (逐次逼近) ADC；用于高速到超高速率的閃速 ADC；用于低速系統(tǒng)的Σ-Δ ADC。它們都需要抗混疊濾波器，對濾波器的要求取決于轉(zhuǎn)換速率、所希望的輸入帶寬，但Σ-Δ ADC 比較特殊。這種轉(zhuǎn)換技術(shù)采用非常高的輸入采樣率和轉(zhuǎn)換速率，而后續(xù)數(shù)字濾波降低了有效吞吐率，這會影響分辨率(動態(tài)范圍)的提高。Σ-Δ ADC 對抗混疊濾波器的要求與輸入采樣率和最高信號頻率之比有關(guān)，這種對需求的降低同樣也表現(xiàn)在其它過采樣數(shù)據(jù)轉(zhuǎn)換器中，這種情況下可以選用簡單的 RC 濾波器。選用較簡單的抗混疊濾波器會產(chǎn)生較長的傳輸延時(shí)，這為使用閉環(huán)控制或多路轉(zhuǎn)換的轉(zhuǎn)換器增加了設(shè)計(jì)難度。

 

由于模擬濾波器具有一定的設(shè)計(jì)難度和較大的公差，而且制造困難，特別是對于空間緊湊的產(chǎn)品，許多設(shè)計(jì)人員不愿意使用模擬濾波器。衡量誤差的一個(gè)較好準(zhǔn)則是假設(shè)分離元件容限加倍，這樣，如果采用標(biāo)準(zhǔn)的商用化電阻器和電容器，將對角頻率和過渡帶造成很大的誤差。解決這一問題的最佳途徑是選擇集成濾波器方案，可以從 Maxim 等公司獲得這種芯片。

 

集成濾波器有兩種類型：連續(xù)時(shí)間濾波器和開關(guān)電容濾波器，連續(xù)時(shí)間濾波器通常需要外部元件調(diào)節(jié)角頻率，從而限制了它們的靈活性。開關(guān)電容濾波器可以根據(jù)其結(jié)構(gòu)靈活使用，一般情況下，可以替代分離或集成連續(xù)時(shí)間濾波器。

 

開關(guān)電容濾波器是一種很早就被人們認(rèn)可的濾波器結(jié)構(gòu)，利用當(dāng)前的硅工藝技術(shù)能夠可靠集成。其工作原理和數(shù)學(xué)推導(dǎo)如圖 4 所示。工作原理是：在電容器兩端的開關(guān)控制下，電容被充電、放電。這種電荷轉(zhuǎn)移過程產(chǎn)生脈沖電流，可以計(jì)算其平均電流，當(dāng)開關(guān)頻率足夠快時(shí)，該電流等效于流過電阻的電流，可看作是電阻被一個(gè)電容所取代。電流和間接電阻值取決于兩個(gè)因素：電容大小和開關(guān)頻率。開關(guān)頻率越高、電容值越大，則電流越大，或者說，電阻值越小。如果采用這種濾波器結(jié)構(gòu)，頻率特性將隨著電容尺寸或開關(guān)頻率的變化而改變。在集成方案中，電容值是固定的，濾波特性受開關(guān)頻率的控制。這種濾波器的原理如圖 5 所示。

 

 

圖 4. 開關(guān)電容原理框圖

 

圖 5. 利用開關(guān)電容技術(shù)構(gòu)成簡單的濾波器 

 

濾波器的精度取決于各個(gè)元件的容限，分離方案中，我們只能使用容限不一致的元件。而在集成方案中，可以保證很高的元件一致性(0.1%以內(nèi))。因此，我們可以很好地控制集成濾波器的頻響特性。例如，MAX7490 的角頻率精度可以達(dá)到 0.2%，而采用分離元件則無法達(dá)到這一指標(biāo)。另外，集成方案還具有出色的溫度特性，溫漂系數(shù)可以達(dá)到 10ppm/°C。 

 

這里還需要特別指出開關(guān)電容方案對信號的采樣，它將時(shí)間連續(xù)信號轉(zhuǎn)換成時(shí)間離散信號，這意味著我們還要再次考慮混疊問題。值得慶幸的是，這種濾波器的采樣速率非常高，通常是 100 倍的過采樣。所以，只需采用一個(gè)簡單的阻容濾波器。系統(tǒng)中另外一個(gè)需要考慮的問題是：開關(guān)時(shí)鐘的相位抖動所產(chǎn)生的失真，這與 ADC 中存在的問題相同。圖 6 給出了一個(gè)正確信號被錯(cuò)誤采樣的情況，會導(dǎo)致一定的幅度誤差。

 

 

圖 6. 欠采樣引起的幅度失真

 

時(shí)鐘抖動有兩種表現(xiàn)形式，如果相位誤差是隨機(jī)的，噪聲基低將升高；如果抖動是周期性的，失真(THD)將增大。抖動是一個(gè)時(shí)間量，例如：ps 峰峰值或 RMS。為了達(dá)到一定的信號純度，能夠容許多大的抖動呢? 參考文獻(xiàn) 1 中指出，對于一個(gè) 16 位的系統(tǒng)，1nspp (峰峰值)的時(shí)鐘抖動會使 SNR 從 98dB 降至 91dB。為了將抖動的影響限制到 0.5dB，抖動不能高于 400pspp。

 

利用商用化的時(shí)鐘振蕩器可以很容易地滿足上述抖動指標(biāo)的要求，如：SaRonix NTH5，抖動只有 8psRMS (53pspp)。這種方案的缺陷是限制了信號頻率。大多數(shù)系統(tǒng)中，其它器件(如 ADC、µC、等)也需要提供時(shí)鐘。如果這些時(shí)鐘用其它振蕩器產(chǎn)生，這些時(shí)鐘將不同步，將會引起其它諸多問題。MAX7375 或 DS1085 能夠產(chǎn)生多個(gè)時(shí)鐘，而且彼此同步，并可提供較好的抖動指標(biāo)(分別為 160ps 和 300ps)，可以達(dá)到 90dB 以上的信號純度。利用這種器件提供時(shí)鐘的另一個(gè)好處是：可編程不同的時(shí)鐘頻率。也就是說，可以獲得具有軟件可編程頻率響應(yīng)特性的模擬濾波器，從而創(chuàng)建一個(gè)極其靈活的系統(tǒng)。

 

圖 7 是基于上述討論提供的一個(gè)數(shù)據(jù)采集系統(tǒng)方案。ADC 具有 14 位分辨率和 200ksps 采樣率(MAX1067 系列)。該器件每次轉(zhuǎn)換至少需要 24 個(gè)時(shí)鐘?？够殳B濾波器采用了 MAX7418-21 系列產(chǎn)品，該系列濾波器提供各種濾波器類型，如貝塞爾、巴特沃斯、橢圓等。角頻率設(shè)置為 1/100 fClk?？紤]到 DSP 控制轉(zhuǎn)換器的采樣(只需要一個(gè)定時(shí)器)，同一時(shí)鐘可以用于濾波器和 ADC，完全同步。利用 DS1085 產(chǎn)生時(shí)鐘，能夠得到兩路時(shí)鐘，第二路時(shí)鐘可用于 DSP。DS1085 通過 2 線接口編程，當(dāng)系統(tǒng)工作在不同的采樣速率時(shí)可以重新設(shè)置頻率，用同一塊 PCB 實(shí)現(xiàn)不同的功能。 

 

圖 7. 數(shù)據(jù)采樣系統(tǒng)原理框圖

 

圖 7 所示電路，器件之間協(xié)同工作，在成本和復(fù)雜程度上都是可以接受的。另外一個(gè)優(yōu)勢是可編程性，提供了極大的靈活性，既簡化了設(shè)計(jì)，也降低了成本。 

 

參考文獻(xiàn)

1. The Effects of Sampling Clock Jitter on Nyquist Sampling Analog-to-Digital Converters and on Oversampling Delta-Sigma ADCs

 

July 1990 JAES: AES preprint# 2844 

By Steven Harris