本期大講臺(tái)推出EMC工程師網(wǎng)友楊鵬關(guān)于高速PCB的EMC設(shè)計(jì)的學(xué)習(xí)力作：詳細(xì)完整的一一剖析高速印制電路板中布局、布線、接地的EMC設(shè)計(jì)，并通過具體的實(shí)際案例，重點(diǎn)介紹高速印制電路板中的I/O端、混合數(shù)/模、時(shí)鐘、電源、信號(hào)完整性等電磁兼容設(shè)計(jì)。全文中所列的設(shè)計(jì)規(guī)則，可以幫助大家在PCB設(shè)計(jì)中解決大部分的電磁兼容問題，再通過少量外圍瞬態(tài)抑制器件和濾波電路及適當(dāng)?shù)耐鈿て帘魏驼_的接地，就可以輕松完成一個(gè)滿足電磁兼容要求的產(chǎn)品。

第一講：PCB元器件的EMC布局設(shè)計(jì)
第三講：PCB的EMC布線技術(shù)和去耦電容走線實(shí)例分析

PCB走線的高頻特性

PCB上的走線是有阻抗、電容和電感特性的。

在高頻情況下，印刷線路板上的走線、過孔、電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻會(huì)產(chǎn)生 對(duì)高頻信號(hào)的反射和吸收。走線的分布電容也會(huì)起作用。當(dāng)走線長(zhǎng)度大于噪聲頻率相應(yīng)波長(zhǎng)的1/20時(shí)，就產(chǎn)生天線效應(yīng)，噪聲通過走線向外發(fā)射。

印刷線路板的過孔大約引起0.5pF的電容。一個(gè)集成電路本身的封裝材料引入2~6pF電容。一個(gè)線路板上的接插件，有520nH的分布電感。一個(gè)雙列直插的24引腳集成電路插座，引入4~18nH的分布電感。

這些小的分布參數(shù)對(duì)于運(yùn)行在較低頻率下的微控制器系統(tǒng)是可以忽略不計(jì)的，但對(duì)于高速系統(tǒng)必須予以特別注意。

避免PCB走線分布參數(shù)影響的措拖如下：

（1）增大走線的間距以減少電容耦合的串?dāng)_，遵循3W原則；
（2）平行地布電源線和地線以使PCB電容達(dá)到最佳；
（3）將敏感的高頻線布在遠(yuǎn)離高噪聲電源線的地方以減少相互之間的耦合；
（4）加寬電源線和地線以減少電源線和地線的阻抗。

PCB布線分割

分割是指用物理上的分割來減少不同類型線之間的耦合，尤其是通過電源線和地線的耦合。

圖2給出了用分割技術(shù)將4個(gè)不同類型的電路分割開的例子。在地線面，非金屬的溝用來隔離四個(gè)地線面。L和C作為板子上的每一部分的過濾器，減少不同電路電源面間的耦合。
高速數(shù)字電路由于其更高的瞬時(shí)功率需求而要求放在靠近電源入口處。接口電路可能會(huì)需要抗靜電放電（ESD）和暫態(tài)抑制的器件或電路來提高其電磁抗擾性，應(yīng) 獨(dú)立分割區(qū)域。對(duì)于L和C來說，最好不同分割區(qū)域使用各自的L和C，而不是用一個(gè)大的L和C，因?yàn)檫@樣它便可以為不同的電路提供不同的濾波特性。

             
                                                              圖2 PCB地線分割

PCB基準(zhǔn)面的射頻電流抑制

不管是對(duì)多層PCB的基準(zhǔn)接地層還是單層PCB的地線，電流的路徑總是從負(fù)載回到電源。返回通路的阻抗越低，PCB的電磁兼容性能越好。由于流動(dòng)在負(fù)載和 電源之間的射頻電流的影響，長(zhǎng)的返回通路將在彼此之間產(chǎn)生射頻耦合，因此返回通路應(yīng)當(dāng)盡可能的短，環(huán)路區(qū)域應(yīng)當(dāng)盡可能的小。

PCB布線分離

布線分離的作用是將PCB同一層內(nèi)相鄰線路之間的串?dāng)_和噪聲耦合最小化。

所有的信號(hào)（時(shí)鐘，視頻，音頻，復(fù)位等等）在線與線、邊沿到邊沿間應(yīng)在空間上遠(yuǎn)離。為了進(jìn)一步的減小電磁耦合，將基準(zhǔn)地布放在關(guān)鍵信號(hào)附近或之間以隔離其他信號(hào)線上產(chǎn)生的或信號(hào)線相互之間產(chǎn)生的耦合噪聲。

PCB電源線設(shè)計(jì)

根據(jù)印制線路板電流的大小，盡量加粗電源線寬度，減少環(huán)路電阻。同時(shí)、使電源線、地線的走向和數(shù)據(jù)傳遞的方向一致，這樣有助于增強(qiáng)抗噪聲能力。

PCB反射干擾抑制

為了抑制出現(xiàn)在印制線終端的反射干擾，除了特殊需要之外，應(yīng)盡可能縮短印制線的長(zhǎng)度和采用慢速電路。

必要時(shí)可加終端匹配。終端匹配方法比較多，常見終端匹配方法見圖3所示。根據(jù)經(jīng)驗(yàn)，對(duì)一般速度較快的TTL電路，其印制線條長(zhǎng)于10cm以上時(shí)就應(yīng)采用終端匹配措施。匹配電阻的阻值應(yīng)根據(jù)集成電路的輸

出驅(qū)動(dòng)電流及吸收電流的最大值來決定。時(shí)鐘信號(hào)較多采用串聯(lián)匹配，見圖4所示。
 
                             
                                                           圖3：常用終端匹配方法

下頁內(nèi)容：PCB的保護(hù)分流、及去耦電容配置    
[page]
                                        
                                                                           圖4：時(shí)鐘信號(hào)的匹配

PCB保護(hù)與分流線路

在時(shí)鐘電路中，局部去耦電容對(duì)于減少沿著電源干線的噪聲傳播有著非常重要的作用。但是時(shí)鐘線同樣需要保護(hù)以免受其他電磁干擾源的干擾，否則，受擾時(shí)鐘信號(hào)將在電路的其他地方引起問題。

設(shè)置分流和保護(hù)線路是對(duì)關(guān)鍵信號(hào)（比如：對(duì)在一個(gè)充滿噪聲的環(huán)境中的系統(tǒng)時(shí)鐘信號(hào)）進(jìn)行隔離和保護(hù)的非常有效的方法。PCB內(nèi)的分流或者保護(hù)線路是沿著關(guān) 鍵信號(hào)的線路兩邊布放隔離保護(hù)線。保護(hù)線路不僅隔離了由其他信號(hào)線上產(chǎn)生的耦合磁通，而且也將關(guān)鍵信號(hào)從與其他信號(hào)線的耦合中隔離開來。

分流線路和保護(hù)線路之間的不同之處在于分流線路不必兩端端接（與地連接），但是保護(hù)線路的兩端都必須連接到地。為了進(jìn)一步的減少耦合，多層PCB中的保護(hù)線路可以每隔一段就加上到地的通路。

PCB去耦電容的配置

在直流電源回路中，負(fù)載的變化會(huì)引起電源噪聲。例如在數(shù)字電路中，當(dāng)電路從一個(gè)狀態(tài)轉(zhuǎn)換為另一種狀態(tài)時(shí)，就會(huì)在電源線上產(chǎn)生一個(gè)很大的尖峰電流，形成瞬變 的噪聲電壓。局部去耦能夠減少沿著電源干線的噪聲傳播。連接著電源輸入口與PCB之間的大容量旁路電容起著一個(gè)低頻騷擾濾波器的作用，同時(shí)作為一個(gè)電能貯 存器以滿足突發(fā)的功率需求。此外，在每個(gè)IC的電源和地之間都應(yīng)當(dāng)有去耦電容，這些去耦電容應(yīng)該盡可能的接近IC引腳，這將有助于濾除IC的開關(guān)噪聲。

配置去耦電容可以抑制因負(fù)載變化而產(chǎn)生的噪聲，是印制線路板的可靠性設(shè)計(jì)的一種常規(guī)做法，配置原則如下：

• 電源輸入端跨接10~100μF的電解電容器。如有可能，接100μF以上的更好。 
• 原則上每個(gè)集成電路芯片都應(yīng)布置一個(gè)0.01μF的瓷片電容，如遇印制板空隙不夠，可每4~8個(gè)芯片布置一個(gè)1~10μF的鉭電容。這種器件的高頻 阻抗特別小，在500kHz～20MHz范圍內(nèi)阻抗小于1Ω，而且漏電流很小（0.5μA以下）。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種結(jié) 構(gòu)在高頻時(shí)表現(xiàn)為電感。
• 對(duì)于抗噪能力弱、關(guān)斷時(shí)電源變化大的器件，如RAM、ROM存儲(chǔ)器件，應(yīng)在芯片的電源線和地線之間直接接入高頻退耦電容。
• 電容引線不能太長(zhǎng)，尤其是高頻旁路電容不能有引線。

去耦電容值的選取并不嚴(yán)格，可按C=1/f計(jì)算：即10MHz取0.1μF。對(duì)微控制器構(gòu)成的系統(tǒng)，取0.1~0.01μF之間都可以。好的高頻去耦電容可以去除高到1GHz的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。

此外，還應(yīng)注意以下兩點(diǎn)：

• 在印制板中有接觸器、繼電器、按鈕等元件時(shí)．操作它們時(shí)均會(huì)產(chǎn)生較大火花放電，必須采用RC吸收電路來吸收放電電流。一般R取1~2kΩ，C取2.2~4.7μF。
• CMOS的輸入阻抗很高，且易受感應(yīng)，因此在使用時(shí)對(duì)不用端要通過電阻接地或接正電源。

第一講：PCB元器件的EMC布局設(shè)計(jì)
第三講：PCB的EMC布線技術(shù)和去耦電容走線實(shí)例分析