說(shuō)做一塊PCB板不難，但要做好一塊PCB板卻不是一件容易的事情。微電子領(lǐng)域的兩大難點(diǎn)在于高頻信號(hào)和微弱信號(hào)的處理，在這方面PCB制作水平就顯得尤其重要，同樣的原理設(shè)計(jì)，同樣的元器件，不同的人制作出來(lái)的PCB就具有不同的結(jié)果，那么如何才能做出一塊好的PCB板呢？熱心網(wǎng)友根據(jù)以往的經(jīng)驗(yàn)，就以下幾方面談了自己的看法：

制作PCB板關(guān)鍵一：要明確設(shè)計(jì)目標(biāo)

接受到一個(gè)設(shè)計(jì)任務(wù)，首先要明確其設(shè)計(jì)目標(biāo)，是普通的PCB板、高頻PCB板、小信號(hào)處理PCB板還是既有高頻率又有小信號(hào)處理的PCB板，如果是普通的PCB板，只要做到布局布線合理整齊，機(jī)械尺寸準(zhǔn)確無(wú)誤即可，如有中負(fù)載線和長(zhǎng)線，就要采用一定的手段進(jìn)行處理，減輕負(fù)載，長(zhǎng)線要加強(qiáng)驅(qū)動(dòng)，重點(diǎn)是防止長(zhǎng)線反射。當(dāng)板上有超過(guò)40MHz的信號(hào)線時(shí)，就要對(duì)這些信號(hào)線進(jìn)行特殊的考慮，比如線間串?dāng)_等問(wèn)題。如果頻率更高一些，對(duì)布線的長(zhǎng)度就有更嚴(yán)格的限制，根據(jù)分布參數(shù)的網(wǎng)絡(luò)理論，高速電路與其連線間的相互作用是決定性因素，在系統(tǒng)設(shè)計(jì)時(shí)不能忽略。隨著門(mén)傳輸速度的提高，在信號(hào)線上的反對(duì)將會(huì)相應(yīng)增加，相鄰信號(hào)線間的串?dāng)_將成正比地增加，通常高速電路的功耗和熱耗散也都很大，在做高速PCB時(shí)應(yīng)引起足夠的重視。

當(dāng)板上有毫伏級(jí)甚至微伏級(jí)的微弱信號(hào)時(shí)，對(duì)這些信號(hào)線就需要特別的關(guān)照，小信號(hào)由于太微弱，非常容易受到其它強(qiáng)信號(hào)的干擾，屏蔽措施常常是必要的，否則將大大降低信噪比。以致于有用信號(hào)被噪聲淹沒(méi)，不能有效地提取出來(lái)。

對(duì)板子的調(diào)測(cè)也要在設(shè)計(jì)階段加以考慮，測(cè)試點(diǎn)的物理位置，測(cè)試點(diǎn)的隔離等因素不可忽略，因?yàn)橛行┬⌒盘?hào)和高頻信號(hào)是不能直接把探頭加上去進(jìn)行測(cè)量的。

此外還要考慮其他一些相關(guān)因素，如板子層數(shù)，采用元器件的封裝外形，板子的機(jī)械強(qiáng)度等。在做PCB板子前，要做出對(duì)該設(shè)計(jì)的設(shè)計(jì)目標(biāo)心中有數(shù)。

制作PCB板關(guān)鍵二：了解所用元器件的功能對(duì)布局布線的要求

我們知道，有些特殊元器件在布局布線時(shí)有特殊的要求，比如LOTI和APH所用的模擬信號(hào)放大器，模擬信號(hào)放大器對(duì)電源要求要平穩(wěn)、紋波小。模擬小信號(hào)部分要盡量遠(yuǎn)離功率器件。在OTI板上，小信號(hào)放大部分還專門(mén)加有屏蔽罩，把雜散的電磁干擾給屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工藝，功耗大發(fā)熱厲害，對(duì)散熱問(wèn)題必須在布局時(shí)就必須進(jìn)行特殊考慮，若采用自然散熱，就要把GLINK芯片放在空氣流通比較順暢的地方，而且散出來(lái)的熱量還不能對(duì)其它芯片構(gòu)成大的影響。如果板子上裝有喇叭或其他大功率的器件，有可能對(duì)電源造成嚴(yán)重的污染這一點(diǎn)也應(yīng)引起足夠的重視。

制作PCB板關(guān)鍵三：元器件布局的考慮

元器件的布局首先要考慮的一個(gè)因素就是電性能，把連線關(guān)系密切的元器件盡量放在一起，尤其對(duì)一些高速線，布局時(shí)就要使它盡可能地短，功率信號(hào)和小信號(hào)器件要分開(kāi)。在滿足電路性能的前提下，還要考慮元器件擺放整齊、美觀，便于測(cè)試，板子的機(jī)械尺寸，插座的位置等也需認(rèn)真考慮。

高速系統(tǒng)中的接地和互連線上的傳輸延遲時(shí)間也是在系統(tǒng)設(shè)計(jì)時(shí)首先要考慮的因素。信號(hào)線上的傳輸時(shí)間對(duì)總的系統(tǒng)速度影響很大，特別是對(duì)高速的ECL電路，雖然集成電路塊本身速度很高，但由于在底板上用普通的互連線(每30cm線長(zhǎng)約有2ns的延遲量)帶來(lái)延遲時(shí)間的增加，可使系統(tǒng)速度大為降低.象移位寄存器，同步計(jì)數(shù)器這種同步工作部件最好放在同一塊插件板上，因?yàn)榈讲煌寮迳系臅r(shí)鐘信號(hào)的傳輸延遲時(shí)間不相等，可能使移位寄存器產(chǎn)主錯(cuò)誤，若不能放在一塊板上，則在同步是關(guān)鍵的地方，從公共時(shí)鐘源連到各插件板的時(shí)鐘線的長(zhǎng)度必須相等。
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制作PCB板關(guān)鍵四：對(duì)布線的考慮

隨著OTNI和星形光纖網(wǎng)的設(shè)計(jì)完成，以后會(huì)有更多的100MHz以上的具有高速信號(hào)線的板子需要設(shè)計(jì)，這里將介紹高速線的一些基本概念。

1.傳輸線

印制電路板上的任何一條“長(zhǎng)”的信號(hào)通路都可以視為一種傳輸線。如果該線的傳輸延遲時(shí)間比信號(hào)上升時(shí)間短得多，那么信號(hào)上升期間所產(chǎn)主的反射都將被淹沒(méi)。不再呈現(xiàn)過(guò)沖、反沖和振鈴，對(duì)現(xiàn)時(shí)大多數(shù)的MOS電路來(lái)說(shuō)，由于上升時(shí)間對(duì)線傳輸延遲時(shí)間之比大得多，所以走線可長(zhǎng)以米計(jì)而無(wú)信號(hào)失真。而對(duì)于速度較快的邏輯電路，特別是超高速ECL。

集成電路來(lái)說(shuō)，由于邊沿速度的增快，若無(wú)其它措施，走線的長(zhǎng)度必須大大縮短，以保持信號(hào)的完整性。

有兩種方法能使高速電路在相對(duì)長(zhǎng)的線上工作而無(wú)嚴(yán)重的波形失真，TTL對(duì)快速下降邊沿采用肖特基二極管箝位方法，使過(guò)沖量被箝制在比地電位低一個(gè)二極管壓降的電平上，這就減少了后面的反沖幅度，較慢的上升邊緣允許有過(guò)沖，但它被在電平“H”狀態(tài)下電路的相對(duì)高的輸出阻抗(50～80Ω)所衰減。此外，由于電平“H”狀態(tài)的抗擾度較大，使反沖問(wèn)題并不十分突出，對(duì)HCT系列的器件，若采用肖特基二極管箝位和串聯(lián)電阻端接方法相結(jié)合，其改善的效果將會(huì)更加明顯。

當(dāng)沿信號(hào)線有扇出時(shí)，在較高的位速率和較快的邊沿速率下，上述介紹的TTL整形方法顯得有些不足。因?yàn)榫€中存在著反射波，它們?cè)诟呶凰俾氏聦②呌诤铣?，從而引起信?hào)嚴(yán)重失真和抗干擾能力降低。因此，為了解決反射問(wèn)題，在ECL系統(tǒng)中通常使用另外一種方法：線阻抗匹配法。用這種方法能使反射受到控制，信號(hào)的完整性得到保證。

嚴(yán)格他說(shuō)，對(duì)于有較慢邊沿速度的常規(guī)TTL和CMOS器件來(lái)說(shuō)，傳輸線并不是十分需要的.對(duì)有較快邊沿速度的高速ECL器件，傳輸線也不總是需要的。但是當(dāng)使用傳輸線時(shí)，它們具有能預(yù)測(cè)連線時(shí)延和通過(guò)阻抗匹配來(lái)控制反射和振蕩的優(yōu)點(diǎn)。

決定是否采用傳輸線的基本因素有以下五個(gè)。它們是：(1)系統(tǒng)信號(hào)的沿速率，(2)連線距離(3)容性負(fù)載(扇出的多少)，(4)電阻性負(fù)載(線的端接方式)；(5)允許的反沖和過(guò)沖百分比(交流抗擾度的降低程度)。

2.傳輸線的幾種類型

(1)同軸電纜和雙絞線：它們經(jīng)常用在系統(tǒng)與系統(tǒng)之間的連接。同軸電纜的特性阻抗通常有50Ω和75Ω，雙絞線通常為110Ω。
(2)印制板上的微帶線：微帶線是一根帶狀導(dǎo)(信號(hào)線).與地平面之間用一種電介質(zhì)隔離開(kāi)。如果線的厚度、寬度以及與地平面之間的距離是可控制的，則它的特性阻抗也是可以控制的。單位長(zhǎng)度微帶線的傳輸延遲時(shí)間，僅僅取決于介電常數(shù)而與線的寬度或間隔無(wú)關(guān)。
(3)印制板中的帶狀線：帶狀線是一條置于兩層導(dǎo)電平面之間的電介質(zhì)中間的銅帶線。如果線的厚度和寬度、介質(zhì)的介電常數(shù)以及兩層導(dǎo)電平面間的距離是可控的，那么線的特性阻抗也是可控的，同樣，單位長(zhǎng)度帶狀線的傳輸延遲時(shí)間與線的寬度或間距是無(wú)關(guān)的，僅取決于所用介質(zhì)的相對(duì)介電常數(shù)。
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3.端接傳輸線

在一條線的接收端用一個(gè)與線特性阻抗相等的電阻端接，則稱該傳輸線為并聯(lián)端接線。它主要是為了獲得最好的電性能，包括驅(qū)動(dòng)分布負(fù)載而采用的。

有時(shí)為了節(jié)省電源消耗，對(duì)端接的電阻上再串接一個(gè)104電容形成交流端接電路，它能有效地降低直流損耗。

在驅(qū)動(dòng)器和傳輸線之間串接一個(gè)電阻，而線的終端不再接端接電阻，這種端接方法稱之為串聯(lián)端接。較長(zhǎng)線上的過(guò)沖和振鈴可用串聯(lián)阻尼或串聯(lián)端接技術(shù)來(lái)控制.串聯(lián)阻尼是利用一個(gè)與驅(qū)動(dòng)門(mén)輸出端串聯(lián)的小電阻(一般為10～75Ω)來(lái)實(shí)現(xiàn)的.這種阻尼方法適合與特性阻抗來(lái)受控制的線相聯(lián)用(如底板布線，無(wú)地平面的電路板和大多數(shù)繞接線等。

串聯(lián)端接時(shí)串聯(lián)電阻的值與電路(驅(qū)動(dòng)門(mén))輸出阻抗之和等于傳輸線的特性阻抗.串聯(lián)聯(lián)端接線存在著只能在終端使用集總負(fù)載和傳輸延遲時(shí)間較長(zhǎng)的缺點(diǎn).但是，這可以通過(guò)使用多余串聯(lián)端接傳輸線的方法加以克服。

4.非端接傳輸線

如果線延遲時(shí)間比信號(hào)上升時(shí)間短得多，可以在不用串聯(lián)端接或并聯(lián)端接的情況下使用傳輸線，如果一根非端接線的雙程延遲(信號(hào)在傳輸線上往返一次的時(shí)間)比脈沖信號(hào)的上升時(shí)間短，那么由于非端接所引起的反沖大約是邏輯擺幅的15%。

5.幾種端接方式的比較

并聯(lián)端接線和串聯(lián)端接線都各有優(yōu)點(diǎn)，究竟用哪一種，還是兩種都用，這要看設(shè)計(jì)者的愛(ài)好和系統(tǒng)的要求而定。并聯(lián)端接線的主要優(yōu)點(diǎn)是系統(tǒng)速度快和信號(hào)在線上傳輸完整無(wú)失真。長(zhǎng)線上的負(fù)載既不會(huì)影響驅(qū)動(dòng)長(zhǎng)線的驅(qū)動(dòng)門(mén)的傳輸延遲時(shí)間，又不會(huì)影響它的信號(hào)邊沿速度，但將使信號(hào)沿該長(zhǎng)線的傳輸延遲時(shí)間增大。在驅(qū)動(dòng)大扇出時(shí)，負(fù)載可經(jīng)分支短線沿線分布，而不象串聯(lián)端接中那樣必須把負(fù)載集總在線的終端。

串聯(lián)端接方法使電路有驅(qū)動(dòng)幾條平行負(fù)載線的能力，串聯(lián)端接線由于容性負(fù)載所引起的延遲時(shí)間增量約比相應(yīng)并聯(lián)端接線的大一倍，而短線則因容性負(fù)載使邊沿速度放慢和驅(qū)動(dòng)門(mén)延遲時(shí)間增大，但是，串聯(lián)端接線的串?dāng)_比并聯(lián)端接線的要小，其主要原因是沿串聯(lián)端接線傳送的信號(hào)幅度僅僅是二分之一的邏輯擺幅，因而開(kāi)關(guān)電流也只有并聯(lián)端接的開(kāi)關(guān)電流的一半，信號(hào)能量小串?dāng)_也就小。

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