【導讀】本文介紹低功耗系統(tǒng)在降低功耗的同時保持精度所涉及的時序因素和解決方案，以滿足測量和監(jiān)控應用的要求。本文分析了模擬前端時序、ADC時序和數字接口時序。本文還給出了分析控制評估(ACE)時序工具的示例，這些工具旨在幫助系統(tǒng)設計人員和軟件工程師可視化對測量時序的影響或設置。第一部分首先概述兩種主要類型的ADC，主要關注∑-Δ架構。第二部分介紹與SAR ADC架構相關的考慮因素。
引言
"時間至關重要"——這個古老的慣用語可以應用于任何領域，但當應用于現實世界信號的采樣時，它是我們工程學科的支柱。當嘗試降低功耗、實現時序目標并滿足性能要求時，必須考慮測量信號鏈選擇何種ADC架構類型：∑-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構，系統(tǒng)設計人員便可創(chuàng)建所需的電路以獲得必要的系統(tǒng)性能。此時，設計人員需要考慮其低功耗精密信號鏈的最重要時序因素。
圖1. 信號鏈時序考量
需要高速度：低功耗信號鏈選擇SAR型還是∑-Δ型？
我們將重點關注測量帶寬低于10 kHz的精密低功耗測量和信號（例如溫度、壓力和流量）（更多信息參見 精密低功耗 ），不過本文涉及的很多主題也可應用于帶寬更寬的測量系統(tǒng)。
過去，當探索低功耗系統(tǒng)時，設計人員會選擇∑-Δ ADC來實現對緩慢移動信號的較高精度測量。SAR被認為更適用于需要轉換較多通道的高速測量，但新型SAR（如 AD4630-24 ）正在進入傳統(tǒng)上使用∑-Δ ADC的高精度領域，因此以上說法并不是硬性規(guī)定。關于ADC架構的實際例子，我們來看兩款低功耗產品并考慮與ADC信號鏈架構相關的時序： AD4130-8 ∑-Δ ADC和 AD4696 SAR ADC，如表1所示。
表1. 超低功耗ADC
采樣頻率抑或輸出數據速率？
SAR轉換器對輸入進行采樣，在已知時間點捕獲信號電平。初始采樣（和保持）階段之后是轉換階段。獲取結果所需的時間很大程度上取決于采樣頻率。
∑-Δ轉換器以調制器頻率進行采樣。調制器會過采樣，采樣速率遠高于輸入信號的奈奎斯特頻率。額外的頻率跨度使得噪聲可以被轉移到更高頻率。然后，ADC對調制器輸出使用一種稱為"抽取"的處理，通過降低采樣速率來換取更高的精度。它是通過數字低通濾波器完成的，相當于時域中的平均操作。
不同技術獲取轉換結果的方式有所不同，SAR產品文檔使用的概念是采樣頻率(fSAMPLE)，而∑-Δ產品的數據手冊使用輸出數據速率(ODR)。當相對于時間詳細討論這些架構時，我們會引導讀者區(qū)分二者。
圖2. SAR (?SAMPLE)與∑-Δ (ODR)的比較
對于在多個通道上執(zhí)行一次轉換的多路復用ADC，在所有通道上執(zhí)行轉換所需的時間（包括建立時間等）稱為吞吐速率。
信號鏈的第一個時序考慮因素是偏置/激勵傳感器和信號鏈上電所需的時間。電壓和電流源需要開啟，傳感器需要偏置，啟動時間規(guī)格需要考慮。例如，對于基準電壓引腳上的特定負載電容，AD4130-8片內基準電壓源的開啟建立時間為280 μs。片內偏置電壓（可用于激勵傳感器）具有每nF 3.7 μs的啟動時間，但這取決于連接到模擬輸入引腳的電容量。
在研究了信號鏈中的上電時間之后，我們需要了解與ADC架構相關的時序考量。在本文的下一部分，我們首先將重點介紹超低功耗應用中以∑-Δ ADC為核心的測量信號鏈，以及與此類ADC相關的重要時序考慮因素。SAR和∑-Δ信號鏈在影響時序的方面有一些重疊，例如運用技術以使微控制器交互時間最小化，從而實現系統(tǒng)級功耗改進。這些將在后續(xù)討論SAR ADC信號鏈時突出說明。
使用∑-Δ ADC時的信號鏈時序考量
如果選擇的ADC是∑-Δ型而非SAR型，則需要考慮一組特定的時序因素。查看信號鏈時，需要探索的主要方面是模擬前端時序、ADC時序和數字接口時序，如圖1所示。
模擬前端時序考量
我們將分別探討這三個模塊，從模擬前端(AFE)開始。AFE可能因設計類型而異，但有一些共同方面適用于大多數電路。
圖3. AFE ∑-Δ時序考量
AD4130-8是 精密低功耗 信號鏈產品組的一部分，經過專門設計，具有豐富的特性組合，可在降低功耗的同時實現高性能。其中一些特性包括片上FIFO、智能通道時序控制器和占空比控制。
AD4130-8是ADI公司的超低功耗∑-Δ ADC。考慮其片內包含許多關鍵信號鏈構建模塊，例如片內基準電壓源、可編程增益放大器(PGA)、多路復用器、傳感器激勵電流或傳感器偏置電壓等，超低電流令人印象深刻。
此器件的AFE包括一個片內PGA，其使模擬輸入電流最小化，從而無需外部放大器來驅動輸入。過采樣之后的數字濾波器確保帶寬主要由數字濾波器控制。AD4130-8提供多個片內sinc3和sinc4濾波器，另外還有用于抑制50 Hz和60 Hz噪聲的濾波器。sinc3和sinc4數字濾波器需要外部抗混疊濾波器作為補充。該抗混疊濾波器的作用是限制輸入信號的帶寬量。這是為了確保噪聲（例如變化率為調制器頻率fMOD的噪聲）不會混疊到通帶和轉換結果中。
圖4. AD4130 ∑-Δ簡化系統(tǒng)模塊
圖5. 外部和內部組合濾波的仿真
抗混疊濾波器
可以使用更高階的抗混疊濾波器，但通常使用一階、單極點、低通濾波器來滿足要求。濾波器基于對目標信號的采樣進行設計，式1決定濾波器的3 dB帶寬：
選擇電容值和電阻值時，較高電阻值更可取，但可能會增加噪聲，而較低電容值存在一個限值，達到該限值之后，引腳電容與外部電容之比就變成相關因素。
根據此電容上可以看到的最大電壓階躍確定電路充電所需的時間非常重要。
圖6. 一階低通抗混疊濾波器
電容上的電壓將隨時間變化，變化率為
VC = 某個時間點電容兩端的電壓
t = 時間
圖7. 響應1 V滿量程階躍變化的一階低通濾波器建立時間
上電時，階躍大小VS可能等于ADC的整個輸入電壓范圍（±VREF/增益）。
圖7顯示，經過4個時間常數(
= R × C)后，信號已達到0.98 × VS。所需的時間常數數目可通過計算階躍大小VS之比的自然對數來獲得。
NT為需要等待的時間常數數目，在此時間內輸入建立至ADC輸入電壓范圍的1 LSB的一半(VHALF_LSB)以內。上式中的VHALF_LSB可以根據需要的電壓精度代入適當的數值。如果系統(tǒng)設計人員希望分辨率在半個LSB內，則對于具有N位分辨率且內部PGA增益為1的雙極性輸入ADC，這將是：
得到實際輸入電壓所需的時間tACQ等于時間常數數目乘以
，
等于RC：
傳統(tǒng)上，當在多路復用ADC的通道之間切換時，通道之間的大電壓擺幅（一個通道處于負滿量程，下一個通道處于正滿量程）將需要類似的計算。AD4130-8解決此問題的辦法是實現一個低功耗片內預充電緩沖器，該緩沖器在切換通道時開啟。這就確保了在最快數據速率時，切換通道后的第一次轉換將能正確進行。該器件還有一個片內PGA，其目的是實現完整的共模輸入范圍，這就為系統(tǒng)設計人員提供了更大的裕量，以應對變化范圍更寬的共模電壓。這對于測量信號很有用，但在最壞情況下，一個通道可能處于負滿量程，而下一個通道可能處于正滿量程。
圖8. 帶低通濾波器的隔離式AD4130-8電路
示例：模擬前端低通濾波器
圖8中的示例顯示了一個惠斯通電橋傳感器，其–3 dB濾波適用于16 kHz以下的24位ADC。
R = 1 kΩ，C = 0.01 μF，VREF = 2.5 V，PGA增益設置為1：
圖8中的單端濾波器顯示主傳感器R = 1 kΩ且C = 0.01 μF：
圖8中的差分信號濾波器顯示主傳感器R = 1 kΩ且C = 0.1 μF。有關公式的更多信息，請參閱 MT-070：
差分傳感器時間常數在單端值中占主導地位，因此它將決定整個系統(tǒng)的計算：
這是上電時系統(tǒng)設計人員需要為濾波器留出的時間，以便其先在外部建立，再收集樣本。這可以在數字域中通過丟棄樣本來完成，或者可以延遲采樣時刻以顧及充電。
設計濾波器時，電阻和電容值可能與前面顯示的不同。系統(tǒng)設計人員可以使用LTspice?將濾波器與AD4130-8一起建模。LTspice還可用于對系統(tǒng)或信號鏈進行建模，如圖9所示：通過改變R2來模擬RTD行為。
圖9. LTspice中的RTD (R2)電路仿真
ADC時序考慮因素
回想一下輸出數據速率與∑-Δ ADC時序的關系，現在我們來探討與此類ADC相關的內部時序。
圖10. ∑-Δ ADC時序考慮因素
此類轉換器使用低分辨率（1位）ADC以高采樣速率將模擬信號數字化。將過采樣技術與噪聲整形和數字濾波結合使用，可以提高有效分辨率。
通過SPI接口寫入數字寄存器，用戶可以控制AD4130-8的過采樣和抽取率。調制器采樣速率(fMOD)是固定的。FS值實質上改變了數字濾波器得出結果所使用的樣本數（對于AD4130-8，增量為16）。改變FS字會改變每個ADC結果的過采樣調制時鐘周期數。
圖11. 抽取
抽取會降低ADC輸出的有效采樣速率，從而實現更高的精度。抽取可以被視為一種去除過采樣過程引入的冗余信號信息的方法。使用的抽取越多（數字濾波器計算中包含的樣本越多），所述數字濾波器實現的精度越高，但輸出數據速率會越慢。
其中：
fADC 為輸出數據速率
fMOD 為主時鐘頻率
FS為用于控制抽取率的乘數
濾波器延遲
當使能多個通道時，數據手冊中的輸出數據速率或ODR (fADC)與數據吞吐速率之間的聯(lián)系更加復雜。這是因為切換通道時數字濾波器存在延遲。數字濾波器建立所需的時間取決于sinc濾波器類型。圖12顯示，sinc3濾波器的第一次轉換需要三個轉換周期，直至達到模擬輸入的數字等效值。sinc4濾波器的第一次轉換需要四個轉換周期。tSETTLE是考慮多路復用器切換的用戶可編程建立時間。濾波器階數越高，噪聲越低，但缺點是濾波器建立所需的轉換周期數會越多。
圖12. 濾波器延遲
數字接口時序考量
為了幫助理解AD4130等∑-Δ ADC的數字接口時序，ADI軟件工具ACE提供了一個模型。時序工具是 ACE軟件中集成的多個軟件工具的一部分。我們可以通過時序控制器時序圖和FIFO時序圖來幫助理解這些配置。
圖13. AFE ∑-Δ數字接口時序考慮因素
AD4130-8時序控制器允許不同的輸入通道具有不同的數字濾波器和建立配置以及時序。時序工具簡化了數據何時可以讀取的計算過程。
當使能多個通道時，用戶不應錯誤地讀取已建立的通道ODR并除以使能的通道數來計算吞吐速率，因為這沒有考慮數字濾波器延遲。計算吞吐速率（有效ODR與數據手冊ODR）時，應考慮濾波器延遲。當使能多個通道時，需要計算初始建立時間(tSETTLE)以及內部轉換周期數(t1st_CONV_IDEAL)，如圖14所示。
圖14. 包括濾波器延遲的第一次轉換的輸出數據速率
如果所有通道都具有相同的濾波器和建立配置，并且任何通道上都沒有重復轉換，則系統(tǒng)的吞吐速率為：
其中
CHs = 使能的通道數
t1ST_CNV_IDEAL = 包括濾波器延遲的轉換時間
tSETTLE = 數字控制的時序參數，可以延長，但有一個最小可編程時間以顧及多路復用器的建立
吞吐速率可以通過1CNV_ODR時間的總和來計算，該時間總和就是圖14中綠色方塊之間的時間。
示例：壓力傳感器信號鏈時序
圖15. 簡化的壓力傳感器系統(tǒng)框圖
假設要設計一個系統(tǒng)，它有多個壓力傳感器（以圖15中的壓力傳感器為代表），并伴有一個溫度傳感器：
問題 A：系統(tǒng)中相對于每個AD4130-8可以部署多少個壓力傳感器？
問題 B：如果壓力傳感器的電壓輸出范圍為3 mV/V，那么預期分辨率是多少？
問題 C：如果工廠中的一條生產線需要至少14位的有效分辨率來滿足系統(tǒng)的動態(tài)范圍需求，那么該系統(tǒng)由多少個稱重傳感器構成？
A部分
第1步：選擇增益
AVDD = 1.8 V。REFIN+至 REFIN– = 1.8 V
3 mV/V稱重傳感器的1.8 V激勵將導致每個稱重傳感器的最大輸出為5.4 mV。
PGA的最大增益 = 128。
ADC輸入端的電壓為5.4 mV × 128 = 0.7 V，完全在1.8 V范圍內。128倍的PGA增益是要使用的正確增益。
第2步：選擇FS值
我們希望選擇sinc3濾波器和FS = 1支持的最快設置。
圖16. 使用時序工具計算t1CNV_ODR的總和
第3步：使用一個通道的吞吐速率來計算系統(tǒng)中的通道數
1CNV_ODR = (1/1.667 ms) 600 SPS.
吞吐速率 = 600 SPS/Nch。
1CNV_ODR = 具有相同配置且無重復轉換的多通道系統(tǒng)中單個通道的吞吐速率。
可用60 SPS的采樣速率對10個通道進行采樣。
答案A：每個系統(tǒng)有九個稱重傳感器。
第4步：使用數據手冊的有效分辨率表格
還要注意一點，當查看噪聲和有效分辨率表格時，計算須基于FS濾波器值，而不是吞吐速率。此處列出的ODR是單個已建立通道的ODR。
圖17. FS字與增益的關系
解讀數據手冊時，系統(tǒng)設計人員需要小心。當使能多個通道時，吞吐速率（單位為SPS）會降低。需要注意的是，讀者可能會錯誤地解讀數據手冊中的分辨率表格，認為可以實現更高的分辨率。對于已建立通道的ODR，為了實現更高的精度，FS的變化會導致過采樣和抽取增加，從而減慢系統(tǒng)速度。在使能多個通道的情況下，讀取每個ADC通道的速度（SPS，即吞吐速率）下降是由于對多個通道進行采樣所致，而不是過采樣增加所致。因此，分辨率不會增加。
圖18. 分辨率與增益關系的數據手冊表格
B部分
如果查看數據手冊中的表格，我們會看到，對于FS = 1且增益 = 128，有效分辨率為11.7位。
答案B：11.7位。
C部分
為了求解C，我們需要回退到A部分中的幾個步驟：
第2步：選擇FS值
這一次，我們根據分辨率要求選擇FS值。為了實現14位的有效分辨率，應選擇FS = 3。
第3步：使用一個通道的吞吐速率來計算系統(tǒng)中的通道數
圖19. 使用時序工具更改濾波器類型和FS值，并讀取包括濾波器延遲的第一次轉換的輸出數據速率。
我們可以使用時序AFM來實現所需的分辨率(1/4.167 μs)。
240 SPS/Nch = 吞吐速率。
在該數據速率下，我們可以使用四個通道。
答案C：三個通道。
占空比控制
有些系統(tǒng)的吞吐速率較低而輸出數據速率較高，例如健康監(jiān)護設備，主機控制器在大部分時間將系統(tǒng)置于待機模式，僅定期轉換。AD4130-8提供占空比控制，用戶可以連續(xù)轉換，器件以3/4或15/16的占空比進入待機模式，以1/4或1/16的占空比進行轉換。活動時間和待機時間與用戶選擇的設置有關。
圖20. 占空比控制
AD4130-8還有一個SYNC引腳，它允許用戶確定性地控制預選數量的通道上何時發(fā)生轉換。該器件還可以配置為在低電流待機模式下工作，啟動轉換序列，離開低電流狀態(tài)，在多個通道上進行轉換，當轉換完成時返回待機模式。
示例：使能占空比控制
采用與之前的壓力傳感器信號鏈示例相同的設置，吞吐速率 = 600 SPS/Nch，使能兩個通道，ODR變?yōu)?00 SPS，而在3 V電源下，平均電流將為28.7 μA（見圖21 ）。
圖21. 使能占空比控制之前的吞吐時間和電流
使能1/16的占空比后，吞吐速率變?yōu)?4.489 SPS，而該期間的平均電流變?yōu)?.088 μA（40.834 ms；見圖22）。
圖22. 使能占空比控制之后的吞吐時間和電流
FIFO
AD4130-8包括一個片上FIFO。FIFO可以緩沖轉換結果，讓微控制器或主機控制器有機會在等待轉換時進入低功耗狀態(tài)，從而降低系統(tǒng)功耗。這里的最大時序考量是確保主機在連續(xù)轉換的同時以足夠快的速度回讀FIFO，以避免錯過轉換。
當收集到指定數量的樣本（也稱為水?。r，用戶可以定期讀取FIFO。當達到所需的樣本數量時，中斷可用，主機回讀FIFO。需要清空FIFO才能清除中斷。用戶有一個預定義的時間段來從FIFO中回讀數據。使用的SCLK頻率將決定用戶可以讀取多少數據而不會錯過轉換。
通過ACE軟件時序工具，用戶可以在設計系統(tǒng)時改變SCLK頻率，或使用門控時鐘來通知用戶何時需要降低水印級別。例如，FIFO回讀。
以最大ODR為2400 kSPS的連續(xù)單通道測量為例，如果水印級別設置為256，并且我們嘗試回讀，那么我們有729.2 μs的時間來回讀FIFO而不會錯過任何轉換。用戶需要回讀4112位。該工具通知用戶，為了回讀FIFO并且不錯過轉換，主機SPI時鐘頻率須為5.64 MHz。這超出了器件的最大規(guī)格5 MHz，會出現錯誤，用戶可以修改水印以避免背離規(guī)格。
圖23. AD4130-8 ACE軟件FIFO回讀窗口和警報
表3. ∑-Δ小結
當使用∑-Δ ADC時，我們可以看到有很多權衡、時序因素和特性需要考慮。本文的第二部分將研究SAR ADC技術，以及影響SAR ADC系統(tǒng)中的時序的因素和特性。
參考電路
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