抗電磁干擾，就是抵御電磁干擾的意思了。電磁干擾，就是由于設(shè)備本身運(yùn)行過(guò)程中會(huì)產(chǎn)生電磁諧波，或者是其其周邊的設(shè)備在運(yùn)行過(guò)程中會(huì)產(chǎn)生電磁諧波，這些電磁諧波的存在，可能會(huì)導(dǎo)致該設(shè)備無(wú)法正常工作，在電磁諧波嚴(yán)重的情況下，會(huì)導(dǎo)致該設(shè)備的損毀。

 

抗電磁干擾，就是說(shuō)明該設(shè)備具有一定的抵御自身的電磁諧波及外界的電磁諧波干擾的能力。那么如何增加系統(tǒng)的抗電磁干擾能力呢？

 

下面的一些系統(tǒng)要特別注意抗電磁干擾：

 

1、微控制器時(shí)鐘頻率特別高，總線(xiàn)周期特別快的系統(tǒng)。

2、系統(tǒng)含有大功率，大電流驅(qū)動(dòng)電路，如產(chǎn)生火花的繼電器，大電流開(kāi)關(guān)等。

3、含微弱模擬信號(hào)電路以及高精度A/D變換電路的系統(tǒng)。

 

為增加系統(tǒng)的抗電磁干擾能力采取如下措施：

 

1、選用頻率低的微控制器：

選用外時(shí)鐘頻率低的微控制器可以有效降低噪聲和提高系統(tǒng)的抗干擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發(fā)射出成為噪聲源，微控制器產(chǎn)生的最有影響的高頻噪聲大約是時(shí)鐘頻率的3倍。

 

 

2、減小信號(hào)傳輸中的畸變

微控制器主要采用高速CMOS技術(shù)制造。信號(hào)輸入端靜態(tài)輸入電流在1mA左右，輸入電容10PF左右，輸入阻抗相當(dāng)高，高速CMOS電路的輸出端都有相當(dāng)?shù)膸лd能力，即相當(dāng)大的輸出值，將一個(gè)門(mén)的輸出端通過(guò)一段很長(zhǎng)線(xiàn)引到輸入阻抗相當(dāng)高的輸入端，反射問(wèn)題就很?chē)?yán)重，它會(huì)引起信號(hào)畸變，增加系統(tǒng)噪聲。當(dāng)Tpd＞Tr時(shí)，就成了一個(gè)傳輸線(xiàn)問(wèn)題，必須考慮信號(hào)反射，阻抗匹配等問(wèn)題。

 

信號(hào)在印制板上的延遲時(shí)間與引線(xiàn)的特性阻抗有關(guān)，即與印制線(xiàn)路板材料的介電常數(shù)有關(guān)。

 

可以粗略地認(rèn)為，信號(hào)在印制板引線(xiàn)的傳輸速度，約為光速的1/3到1/2之間。微控制器構(gòu)成的系統(tǒng)中常用邏輯電話(huà)元件的Tr（標(biāo)準(zhǔn)延遲時(shí)間）為3到18ns之間。

 

在印制線(xiàn)路板上，信號(hào)通過(guò)一個(gè)7W的電阻和一段25cm長(zhǎng)的引線(xiàn)，線(xiàn)上延遲時(shí)間大致在4~20ns之間。也就是說(shuō)，信號(hào)在印刷線(xiàn)路上的引線(xiàn)越短越好，最長(zhǎng)不宜超過(guò)25cm。而且過(guò)孔數(shù)目也應(yīng)盡量少，最好不多于2個(gè)。

 

當(dāng)信號(hào)的上升時(shí)間快于信號(hào)延遲時(shí)間，就要按照快電子學(xué)處理。此時(shí)要考慮傳輸線(xiàn)的阻抗匹配，對(duì)于一塊印刷線(xiàn)路板上的集成塊之間的信號(hào)傳輸，要避免出現(xiàn)Td＞Trd的情況，印刷線(xiàn)路板越大系統(tǒng)的速度就越不能太快。

 

用以下結(jié)論歸納印刷線(xiàn)路板設(shè)計(jì)的一個(gè)規(guī)則：

 

信號(hào)在印刷板上傳輸，其延遲時(shí)間不應(yīng)大于所用器件的標(biāo)稱(chēng)延遲時(shí)間。

 

3、減小信號(hào)線(xiàn)間的交叉干擾：

A點(diǎn)一個(gè)上升時(shí)間為T(mén)r的階躍信號(hào)通過(guò)引線(xiàn)AB傳向B端。信號(hào)在AB線(xiàn)上的延遲時(shí)間是Td。在D點(diǎn)，由于A點(diǎn)信號(hào)的向前傳輸，到達(dá)B點(diǎn)后的信號(hào)反射和AB線(xiàn)的延遲，Td時(shí)間以后會(huì)感應(yīng)出一個(gè)寬度為T(mén)r的頁(yè)脈沖信號(hào)。在C點(diǎn)，由于AB上信號(hào)的傳輸與反射，會(huì)感應(yīng)出一個(gè)寬度為信號(hào)在AB線(xiàn)上的延遲時(shí)間的兩倍，即2Td的正脈沖信號(hào)。這就是信號(hào)間的交叉干擾。干擾信號(hào)的強(qiáng)度與C點(diǎn)信號(hào)的di/at有關(guān)，與線(xiàn)間距離有關(guān)。當(dāng)兩信號(hào)線(xiàn)不是很長(zhǎng)時(shí)，AB上看到的實(shí)際是兩個(gè)脈沖的迭加。

 

CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數(shù)字電路是迭加100~200mv噪聲并不影響其工作。若圖中AB線(xiàn)是一模擬信號(hào)，這種干擾就變?yōu)椴荒苋萑獭Ｈ缬∷⒕€(xiàn)路板為四層板，其中有一層是大面積的地，或雙面板，信號(hào)線(xiàn)的反面是大面積的地時(shí)，這種信號(hào)間的交叉干擾就會(huì)變小。原因是，大面積的地減小了信號(hào)線(xiàn)的特性阻抗，信號(hào)

 

在D端的反射大為減小。特性阻抗與信號(hào)線(xiàn)到地間的介質(zhì)的介電常數(shù)的平方成反比，與介質(zhì)厚度的自然對(duì)數(shù)成正比。若AB線(xiàn)為一模擬信號(hào)，要避免數(shù)字電路信號(hào)線(xiàn)CD對(duì)AB的干擾，AB線(xiàn)下方要有大面積的地，AB線(xiàn)到CD線(xiàn)的距離要大于AB線(xiàn)與地距離的2~3倍。可用局部屏蔽地，在有引結(jié)的一面引線(xiàn)左右兩側(cè)布以地線(xiàn)。

 

4、減小來(lái)自電源的噪聲

電源在向系統(tǒng)提供能源的同時(shí)，也將其噪聲加到所供電的電源上。電路中微控制器的復(fù)位線(xiàn)，中斷線(xiàn)，以及其它一些控制線(xiàn)最容易受外界噪聲的干擾。電網(wǎng)上的強(qiáng)干擾通過(guò)電源進(jìn)入電路，即使電池供電的系統(tǒng)，電池本身也有高頻噪聲。模擬電路中的模擬信號(hào)更經(jīng)受不住來(lái)自電源的干擾。

 

5、注意印刷線(xiàn)板與元器件的高頻特性

在高頻情況下，印刷線(xiàn)路板上的引線(xiàn)，過(guò)孔，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻產(chǎn)生對(duì)高頻信號(hào)的反射，引線(xiàn)的分布電容會(huì)起作用，當(dāng)長(zhǎng)度大于噪聲頻率相應(yīng)波長(zhǎng)的1/20時(shí)，就產(chǎn)生天線(xiàn)效應(yīng)，噪聲通過(guò)引線(xiàn)向外發(fā)射。

 

印刷線(xiàn)路板的過(guò)孔大約引起0.6pf的電容。

 

一個(gè)集成電路本身的封裝材料引入2~6pf電容。

 

一個(gè)線(xiàn)路板上的接插件，有520nH的分布電感。一個(gè)雙列直扦的24引腳集成電路扦座，引入4~18nH的分布電感。

 

這些小的分布參數(shù)對(duì)于這行較低頻率下的微控制器系統(tǒng)中是可以忽略不計(jì)的；而對(duì)于高速系統(tǒng)必須予以特別注意。

 

6、元件布置要合理分區(qū)

元件在印刷線(xiàn)路板上排列的位置要充分考慮抗電磁干擾問(wèn)題，原則之一是各部件之間的引線(xiàn)要盡量短。在布局上，要把模擬信號(hào)部分，高速數(shù)字電路部分，噪聲源部分（如繼電器，大電流開(kāi)關(guān)等）這三部分合理地分開(kāi)，使相互間的信號(hào)耦合為最小。

 

7、處理好接地線(xiàn)

印刷電路板上，電源線(xiàn)和地線(xiàn)最重要?？朔姶鸥蓴_，最主要的手段就是接地。

 

對(duì)于雙面板，地線(xiàn)布置特別講究，通過(guò)采用單點(diǎn)接地法，電源和地是從電源的兩端接到印刷線(xiàn)路板上來(lái)的，電源一個(gè)接點(diǎn)，地一個(gè)接點(diǎn)。印刷線(xiàn)路板上，要有多個(gè)返回地線(xiàn)，這些都會(huì)聚到回電源的那個(gè)接點(diǎn)上，就是所謂單點(diǎn)接地。所謂模擬地、數(shù)字地、大功率器件地開(kāi)分，是指布線(xiàn)分開(kāi)，而最后都匯集到這個(gè)接地點(diǎn)上來(lái)。與印刷線(xiàn)路板以外的信號(hào)相連時(shí)，通常采用屏蔽電纜。對(duì)于高頻和數(shù)字信號(hào)，屏蔽電纜兩端都接地。低頻模擬信號(hào)用的屏蔽電纜，一端接地為好。

 

對(duì)噪聲和干擾非常敏感的電路或高頻噪聲特別嚴(yán)重的電路應(yīng)該用金屬罩屏蔽起來(lái)。

 

8、用好去耦電容。

好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設(shè)計(jì)印刷線(xiàn)路板時(shí)，每個(gè)集成電路的電源，地之間都要加一個(gè)去耦電容。去耦電容有兩個(gè)作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開(kāi)門(mén)關(guān)門(mén)瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說(shuō)對(duì)于10MHz 以下的噪聲有較好的去耦作用，對(duì)40MHz以上的噪聲幾乎不起作用。

 

1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進(jìn)入印刷板的地方和一個(gè)1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統(tǒng)也需要這種電容。

 

每10片左右的集成電路要加一片充放電電容，或稱(chēng)為蓄放電容，電容大小可選10uf。最好不用電解電容，電解電容是兩層溥膜卷起來(lái)的，這種卷起來(lái)的結(jié)構(gòu)在高頻時(shí)表現(xiàn)為電感，最好使用膽電容或聚碳酸醞電容。

 

去耦電容值的選取并不嚴(yán)格，可按C=1/f計(jì)算；即10MHz取0.1uf，對(duì)微控制器構(gòu)成的系統(tǒng)，取0.1~0.01uf之間都可以。

 

二、降低噪聲與電磁干擾的一些經(jīng)驗(yàn)。

1. 能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方。

 

2. 可用串一個(gè)電阻的辦法，降低控制電路上下沿跳變速率。

 

3. 盡量為繼電器等提供某種形式的阻尼。

 

4. 使用滿(mǎn)足系統(tǒng)要求的最低頻率時(shí)鐘。

 

5. 時(shí)鐘產(chǎn)生器盡量靠近到用該時(shí)鐘的器件。石英晶體振蕩器外殼要接地。

 

6. 用地線(xiàn)將時(shí)鐘區(qū)圈起來(lái)，時(shí)鐘線(xiàn)盡量短。

 

7. I/O驅(qū)動(dòng)電路盡量靠近印刷板邊，讓其盡快離開(kāi)印刷板。對(duì)進(jìn)入印制板的信號(hào)要加濾波，從

 

8. 高噪聲區(qū)來(lái)的信號(hào)也要加濾波，同時(shí)用串終端電阻的辦法，減小信號(hào)反射。

 

9. MCD無(wú)用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。

 

10. 閑置不用的門(mén)電路輸入端不要懸空，閑置不用的運(yùn)放正輸入端接地，負(fù)輸入端接輸出端。

 

11. 印制板盡量使用45折線(xiàn)而不用90折線(xiàn)布線(xiàn)以減小高頻信號(hào)對(duì)外的發(fā)射與耦合。

 

12. 印制板按頻率和電流開(kāi)關(guān)特性分區(qū)，噪聲元件與非噪聲元件要距離再遠(yuǎn)一些。

 

13. 單面板和雙面板用單點(diǎn)接電源和單點(diǎn)接地、電源線(xiàn)、地線(xiàn)盡量粗，經(jīng)濟(jì)是能承受的話(huà)用多層板以減小電源，地的容生電感。

 

14. 時(shí)鐘、總線(xiàn)、片選信號(hào)要遠(yuǎn)離I/O線(xiàn)和接插件。

 

15. 模擬電壓輸入線(xiàn)、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號(hào)線(xiàn)，特別是時(shí)鐘。

 

16. 對(duì)A/D類(lèi)器件，數(shù)字部分與模擬部分寧可統(tǒng)一下也不要交叉。

 

17. 時(shí)鐘線(xiàn)垂直于I/O線(xiàn)比平行I/O線(xiàn)干擾小，時(shí)鐘元件引腳遠(yuǎn)離I/O電纜。

 

18. 元件引腳盡量短，去耦電容引腳盡量短。

 

19. 關(guān)鍵的線(xiàn)要盡量粗，并在兩邊加上保護(hù)地。高速線(xiàn)要短要直。

 

20. 對(duì)噪聲敏感的線(xiàn)不要與大電流，高速開(kāi)關(guān)線(xiàn)平行。

 

21. 石英晶體下面以及對(duì)噪聲敏感的器件下面不要走線(xiàn)。

 

22. 弱信號(hào)電路，低頻電路周?chē)灰纬呻娏鳝h(huán)路。

 

23. 任何信號(hào)都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。

 

24. 每個(gè)集成電路一個(gè)去耦電容。每個(gè)電解電容邊上都要加一個(gè)小的高頻旁路電容。

 

25. 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲(chǔ)能電容。使用管狀電容時(shí)，外殼要接地。