【導(dǎo)讀】什么是IP核？IP核實具有知識產(chǎn)權(quán)核的集成電路芯核的總稱。經(jīng)過科學(xué)家的反復(fù)驗證，其具有特定功能塊，能夠移植到不同的半導(dǎo)體工藝中，但與芯片的制造工藝無關(guān)。本文就來探知關(guān)于FPGA的IP核——軟核、硬核、固核的定義。
到了SOC階段，IP核設(shè)計已成為ASIC電路設(shè)計公司和FPGA提供商的重要任務(wù)，也是其實力體現(xiàn)。對于FPGA開發(fā)軟件，其提供的IP核越豐富，用戶的設(shè)計就越方便，其市場占用率就越高。
IP（Intellectual Property）就是常說的知識產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC、ASSP和PLD等當(dāng)中，并且是預(yù)先設(shè)計好的電路模塊。IP核模塊有行為（Behavior）、結(jié)構(gòu)（Structure）和物理（Physical）三級不同程度的設(shè)計，對應(yīng)描述功能行為的不同分為三類，即軟核（Soft IP Core）、完成結(jié)構(gòu)描述的固核（Firm IP Core）和基于物理描述并經(jīng)過工藝驗證的硬核（Hard IP Core）。
從IP 核的提供方式上，通常將其分為軟核、硬核和固核這3 類。從完成IP 核所花費的成本來講，硬核代價最大；從使用靈活性來講，軟核的可復(fù)用使用性最高。
軟核 (Soft IP Core)
軟核在 EDA 設(shè)計領(lǐng)域指的是綜合之前的寄存器傳輸級 (RTL) 模型 ；具體在 FPGA 設(shè)計中指的是對電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點是靈活性高、可移植性強，允許用戶自配置 ；缺點是對模塊的預(yù)測性較低，在后續(xù)設(shè)計中存在發(fā)生錯誤的可能性，有一定的設(shè)計風(fēng)險。軟核是 IP 核應(yīng)用最廣泛的形式。
固核 (Firm IP Core)
固核在 EDA 設(shè)計領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在 FPGA 設(shè)計中可以看做帶有布局規(guī)劃的軟核，通常以 RTL 代碼和對應(yīng)具體工藝網(wǎng)表的混合形式提供。將 RTL 描述結(jié)合具體標準單元庫進行綜合優(yōu)化設(shè)計，形成門級網(wǎng)表，再通過布局布線工具即可使用。和軟核相比，固核的設(shè)計靈活性稍差，但在可靠性上有較大提高。
硬核 (Hard IP Core)
硬核在EDA設(shè)計領(lǐng)域指經(jīng)過驗證的設(shè)計版圖 ；具體在 FPGA 設(shè)計中指布局和工藝固定、經(jīng)過前端和后端驗證的設(shè)計，設(shè)計人員不能對其修改。不能修改的原因有兩個 ：首先是系統(tǒng)設(shè)計對各個模塊的時序要求很嚴格，不允許打亂已有的物理版圖 ；其次是保護知識產(chǎn)權(quán)的要求，不允許設(shè)計人員對其有任何改動。IP 硬核的不許修改特點使其復(fù)用有一定的困難，因此只能用于某些特定應(yīng)用，使用范圍較窄。
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