在面向功率電子專業(yè)人士的網(wǎng)站上，如何導通 MOSFET 的話題可能不值一提，就好像在烹飪展上問如何把水燒開一樣。畢竟這不應當是個大問題。與雙極型器件不同，場效應晶體管是多數(shù)載流子器件（majority carrier device）。我們無需擔心電流增益，定制基礎電流以匹配 hfe 和可變集電極電流的極值，或者提供負壓驅(qū)動。MOSFET 是電壓驅(qū)動的，所以當把等于或大于閾值的電壓施加到柵極時它們就會導通，是不是？這些假設有多么錯誤取決于何時發(fā)現(xiàn)錯誤。量產(chǎn)最后期限之前的時間通常只有幾天。沒有一例記載表明設計工程師在仿真期間發(fā)現(xiàn)了問題。

 

隨著越來越多轉(zhuǎn)換器采用數(shù)字控制，需要重新認識如何導通 MOSFET（或者在更基本層面，確定應當施加到柵極的最小電壓）的問題。雖然數(shù)字控制可提供高一級的靈活性和功能性，但用于實現(xiàn)數(shù)字控制的 DSP、FPGA 和其他可編程器件在工作時使用的卻是低電源電壓。因此，有必要將最終 PWM 信號的電壓提高到 MOSFET 柵極要求的水平。這時，由于對 MOSFET 導通的真正原因的錯誤認識，問題隨之出現(xiàn)。許多數(shù)字設計工程師著眼于柵極閾值電壓并得出結(jié)論：如同其數(shù)字邏輯一樣，MOSFET 將在閾值被超過時立即改變狀態(tài)。

 

表 I) SiR826ADP 的柵極閾值規(guī)范

 

 

首先，閾值電壓 Vgsth 不是提供給系統(tǒng)工程師參考的。它是漏極電流超過 250 uA 閾值時的柵極電壓，同時還是在實際應用中不會出現(xiàn)的條件下測得的。有些情況下，5V 或更高的固定 Vds可能會被當作測試條件，但通常是按規(guī)定在柵極和漏極一起短路時測量的。這一點無需深究，產(chǎn)品數(shù)據(jù)表中有明確規(guī)定。表I顯示了針對 SiR826ADP 的 Vgsth 規(guī)范和測試條件。許多應用中都存在對所謂“誘發(fā)”柵極電壓（例如在同步降壓的低邊 MOSFET中）的擔心。同樣，使柵極電壓高于閾值并不會自動驅(qū)動器件進入由擊穿誘發(fā)的失效狀態(tài)。Vgsth 是 MOSFET 設計工程師的參數(shù)，它定義了器件處于導通閾值時的狀態(tài)。它代表的是開始，離結(jié)束還很遙遠。柵極電壓在關斷狀態(tài)時應低于閾值，以最小化漏電流。但在導通狀態(tài)期間，系統(tǒng)設計工程師能夠并應當完全忽略之。

 

產(chǎn)品數(shù)據(jù)表提供的另一個曲線是指 MOSFET 導通伴隨著柵極電壓增加（轉(zhuǎn)移特性）。圖1 顯示的是 SiR826ADP 的該曲線。但轉(zhuǎn)移特性更多的是電流變化關于溫度和所施加柵極電壓的度量。Vds 保持恒定但處于高水平，有時高達 15 V，但產(chǎn)品數(shù)據(jù)表并不總是提供這個參數(shù)。在下面所示的曲線中，20 A ld 電流， 3.2 V 的門極驅(qū)動電壓是不夠的。該組合會保持 10 V 的典型 Vds 和 200 W 的連續(xù)功率耗散。轉(zhuǎn)移曲線在 MOSFET 在線性模式下工作時十分重要，但與開關操作并無多大關系。

 

 

 

圖1) SiR826ADP 的轉(zhuǎn)移特性 圖2) SiR826ADP 的輸出特性

 

包含 MOSFET 完全導通時的數(shù)據(jù)的曲線稱為輸出特性曲線（如圖2 所示）。這里，對于不同的 Vgs 值，MOSFET 的正向壓降是電流的函數(shù)。設計工程師可參考該曲線來確保柵極電壓是足夠的。對于可保證 RDS(on)  的每個柵極電壓，都存在一個電壓范圍，在此范圍內(nèi)，Vds 下降與電流保持嚴格線性關系（從零開始）。對于低于該范圍的柵極電壓值，隨著電流增加，曲線不再是線性的，在經(jīng)過拐點后平坦化。圖3 顯示了柵極電壓為 2.5 V ~ 3.6 V 時的詳細輸出特性。MOSFET 用戶通常將此視為線性模式。但器件設計工程師將灰色區(qū)域稱為電流飽和區(qū)——對于給定的柵極電壓，可以提供的電流達到其飽和極限。所施加 Vds 的任何增加將在電流僅有輕微增加的情況下持續(xù)，而即使電流的微小改變也會導致 Vds 的相對大幅增加。對于較高柵極電壓，當 MOSFET 完全導通時，任何工作點都將位于左側(cè)綠色區(qū)域，該區(qū)域被標記為電阻（歐姆）區(qū)。請注意，所有曲線都是典型情況，沒有最小或最大限值，并且是在 25℃ 下得到的。在更低溫度下，使器件處于電阻區(qū)需要的柵極電壓會更高，增速為 0.3 %/℃。

 

 

 

 

圖3) 擴展輸出特性圖 圖4) 柵極電荷特性

 

在面對輸出特性時，設計工程師總需要知道其特定工作條件下的 RDS(on) ，通常這是在 VGS 和 Ids 組合條件下，這時曲線偏離直而細的綠色區(qū)，進入灰色區(qū)域。例如，在上面的例子中，這可能為柵極電壓 VGS = 3.1 V 和 10 A 啟動電流的組合。他們知道 RDS(on)  將高于規(guī)范值，但 MOSFET 制造商會對此提供一個大概說明嗎？由于 Vds 和 Ids都可從曲線得到，那么就存在將二者相除，以得到“有效” RDS(on) 的想法，而且實際上往往就是這樣做的。但遺憾的是這里并無 RDS(on) 可供計算，其在給定條件下并不存在。負載線代表電阻的任何部分必須以線性方式穿過原點。我們當然能夠?qū)⑼暾撦d線模擬為非線性電阻。如果不出意外，這將確保對實際行為的任何理解在原點 ( 0,0 ) 處得到保持。

 

圖4 所示的柵極電荷曲線提供了導通 MOSFET 的真正線索。雖然每個 MOSFET 都會提供該曲線，但設計工程師并不總是理解其含義。此外，MOSFET 技術的最新進展（如溝槽和屏蔽柵極以及電荷補償超級結(jié)結(jié)構）要求對此信息有新的認知。首先，“柵極電荷”這個詞本身有一定誤導作用。線性和分段的曲線看上去并不像任何電容的充電電壓，無論其值有多么非線性。在現(xiàn)實中，柵極電荷曲線實際上代表不是并聯(lián)、具有不同容值和承載不同電壓的兩個電容的疊加。在文獻中，有效容值（從柵極引出線看）的定義是：

 

 

Ciss =Cgs +Cgd。

 

雖然這是一個便于測量并在產(chǎn)品數(shù)據(jù)表中加以規(guī)定的實體，但值得注意的是 Ciss 并非物理電容。認為只需給“柵極電容 Ciss”施加電壓即可使MSOFET導通的觀念是錯誤的。 如圖5 所示，在柵極導通前，源電容 Cgs 未充電，但柵漏電容 Cgd 具有需要消除的負電壓/電荷。兩個電容都是非線性的，其值會相對于所施加的電壓而有很大差異。因此，開關特性更多取決于其儲存的電荷而非任意給定電壓下的容值。 

 

 

 

 

圖5) 帶有初始電壓的柵極電容圖 6) 簡化的電感式導通電路 

 

由于構成 Ciss 的兩個組成電容具有物理差異且充電至不同的電壓，所以導通過程也有兩個階段。電感性和電阻性負載的準確順序是不同的；但在大多數(shù)實際應用中，負載大部分為電感負載并能使用圖6 所示的簡單電路來描述。關于時序圖 圖7：

 

T0 – T1 ：Cgs 從零充電至 Vgsth 。Vds 或 Ids無變化。

 

T1 – T2 ：器件中的電流隨著柵極電壓從 Vgsth 上升至平臺電壓 Vgp 而開始上升。Ids 從 0 A 上升至滿負載電流，但 Vds 無變化。相關電荷量是 Cgs 從 0 V 到 Vgp 的積分，在產(chǎn)品數(shù)據(jù)表中以 Qgs 表示。

 

T2 – T3 ：T2 和 T3 之間的平坦區(qū)域亦稱米勒平坦區(qū)。導通之前，Cgd充電至電源電壓 Vin 并保持，直至 Ids 在T2時達到峰值 ILOAD。在 T2 和 T3 之間，負電荷 (Vin Vgp) 轉(zhuǎn)變?yōu)閷谄脚_電壓 Vgp 的正電荷。在漏極電壓從 Vin 降至接近零時也會看到這種情況。相關電荷量近似為 Cgd 從 0 V到 Vin 的積分，在產(chǎn)品數(shù)據(jù)表中以 Qgd 表示。

 

T3 – T4 ：隨著柵極電壓從 Vgp 上升至 Vgs，Vds 或 Ids 有非常小的變化。但是，有效 RDS(on) 會隨著柵極電壓上升而小幅減小。在高于 Vgp 的一些電壓下，制造商覺得有足夠自信對有效 RDS(on) 的上限做出保證。

 

當負載為電感性負載時，MOSFET 通道中的電流的上升必須在電壓開始下降之前完成。在電壓平臺的起點，器件處于關斷狀態(tài)且漏極和源極上的電流和電壓同時處于高位。在 T2 和 T3 之間，柵極獲得電荷量 Qgd，過程結(jié)束時，MOSFET 特性已從恒定電流模式變?yōu)楹愣娮枘Ｊ?。在這整個過渡期間，柵極電壓 Vgp 無顯著變化，這也是將 MOSFET 導通與任何具體柵極電壓聯(lián)系起來沒有意義的原因所在。

 

對關斷也可進行類似的分析，其中必須以相反順序從柵極消除上述兩個電荷量。Qgs + Qgd 之和保證 MOSFET 將會完全導通，但不能保證速度有多快。電壓或電流的變化速度由施加或消除柵極電荷分量的速度決定，這僅與柵極驅(qū)動電流有關。雖然快速的上升和下降時間對減小開關損耗是必不可少的，但它們也會帶來系統(tǒng)層面的問題，如高峰值電壓、振鈴和 EMI（電磁干擾），尤其是在電感式關斷期間。

 

 

 

圖7) 柵極電荷分量和時序 圖 8) 與所施加的 Vds 有關的容值變化 

 

圖7 所示的簡化的線性壓降假設 Cgd 為恒值，而實際 MOSFET 很少是這種情況。尤其是，高壓超級結(jié) MOSFET 的 Cgd 會表現(xiàn)出極端的非線性行為，如圖8 所示 SiHF35N60E 的情況。Crss 在首個 100 V 內(nèi)的變化率超過 200:1。因此，針對柵極電荷曲線的實際電壓下降時間可能更像是圖7中的紅色虛線。上升和下降時間及其對應的 dV/dt 值更多取決于較高電壓下的 Crss 值而非整個曲線的積分（以 Qgd 表示）。當在不同設計平臺上進行器件比較時，用戶需要知道具有一半 Qgd 的 MOSFET 并不一定具有兩倍的開關速度或者只有一半開關損耗。根據(jù) Cgd 曲線的形狀及其在較高電壓下的值，器件具有低 Qgd但并未表現(xiàn)出開關速度增加的情況是十分可能出現(xiàn)的。

 

 

在現(xiàn)實世界中，MOSFET 導通不是一個事件，而是一個過程。設計工程師必須停止考慮施加 Vgsth 或其他一些電壓作為柵極輸入，因為這將使輸出從高 RDS(on) 切換至低 RDS(on)。沒有必要討論在柵極電壓低于一些特定值時有關 RDS(on) 的問題，因為并非柵極電壓本身使 MOSFET 導通，真正起作用的是通過柵極引腳注射進器件的兩個電荷量 Qgs 和 Qgd。柵極電壓將在這個過程中升高到 Vgsth 和 Vgp 以上， 但這是次要的。現(xiàn)代功率MOSFET導通或關斷的速度亦非 Qgs 或 Qgd 的簡單函數(shù)。為了比較開關速度（特別是對超級結(jié) MOSFET），需要詳細研究兩個柵極電荷曲線和容值特性。